JPS62202691A - Jitter correction circuit - Google Patents
Jitter correction circuitInfo
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- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）Ｍ業主の利用分野
本発明は、映像信号をＡＤ変換したときディジタル信号
に生ずるジッタを解消するジッタ補正回路に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of application for M business owners The present invention relates to a jitter correction circuit that eliminates jitter that occurs in a digital signal when a video signal is AD converted.
く口〉 従来の技術
例えば放送設備の様に安定な映像信号を導出する放送シ
ステムは、ジッタ成分を含む再生映像信号をそのまま入
力しても動作しない。そこで、従来より再生装置にはり
ツタ補正回路が設けられており、例えば、日本放送出版
協会より発行された「放送におけるディジタル技術」の
第１６３〜第１６７頁には、高速で応答するディジタル
メモリを利用してジッタを解消する高精度のりツタ補正
回路が提案されている。BACKGROUND ART Broadcasting systems that derive stable video signals, such as broadcasting equipment, do not operate even if a reproduced video signal containing jitter components is directly input. Therefore, playback devices have conventionally been provided with ivy correction circuits, and for example, in pages 163 to 167 of ``Digital Technology in Broadcasting'' published by the Japan Broadcasting Publishing Association, digital memory that responds at high speed is A high-precision glide correction circuit that eliminates jitter has been proposed.
（ハ） 発明が解決しようとする問題点しかし、上述す
る従来例は、大きな位相ズレをも解消出来る様に複雑な
構成を採用しており、コスト高を免れ得ない。(c) Problems to be Solved by the Invention However, the above-mentioned conventional example employs a complicated configuration so as to be able to eliminate even a large phase shift, which inevitably leads to high costs.
（ニ）問題点を解決するための手段
そこで、本発明は再生水平同期信号の位相変動に追従し
て周波数応答の速い第１発振出力を導出する第１発振制
御回鮎と、この第１発振出力に基づいて再生映像１３号
をサンプリングしてＡＤ変換データを形成するＡＤ変換
回路と、再生水平同期信号の位相変動又は第１発振出力
の位相変動に追従して周波数応答の安定な第２発振出力
を導出する第２発振ＩＩＩ御回路と、この第２発振出力
に基づいてＡＤ変換データを再度サンプリングするりサ
ンプル回路とをそれぞれ配することを特徴とする。(d) Means for Solving the Problems Therefore, the present invention provides a first oscillation control circuit that follows the phase fluctuation of a reproduced horizontal synchronization signal to derive a first oscillation output with a fast frequency response, and a An AD conversion circuit that samples reproduced video No. 13 based on the output to form AD conversion data, and a second oscillation circuit that has a stable frequency response by following the phase fluctuation of the reproduction horizontal synchronization signal or the phase fluctuation of the first oscillation output. The present invention is characterized in that a second oscillation III control circuit for deriving the output and a sample circuit for resampling AD converted data based on the second oscillation output are respectively provided.
（ホ）作用
よって、本発明によれば、ジッタを含む再生映像信号は
ジッタを含む第１発振出力に基づい”Ｃ：ＡＤ変換され
、そのＡＤ変換データがジッタ成分の少ない第２発振出
力でリサンプルきれることになる。(e) According to the present invention, the reproduced video signal containing jitter is converted into a "C: AD" based on the first oscillation output containing jitter, and the AD conversion data is regenerated using the second oscillation output with less jitter components. The sample will be finished.
（へ）実施例
まず本発明を採用する以下の実施例は、何れも高品位ビ
デオディスクプレーヤより得られる再生圧縮映像信号を
信号入力としている。即ら、この圧縮映像信号は、１９
８４年３月１２日付で日経マグロウヒル社より発行され
たＩ＠誌“日経エレクトロニクス″の第１１２〜第１１
６頁や、昭和５９年６月６日のＮＨＫ総合技術研究所及
びＮＨＫ放送料学基礎研究所の創立記念講演予稿集“高
品位テレビの新しい伝送方式”や、１９８４年４月１日
付で発行された日本放送出版協会発行の雑誌“電波科学
゛の４月号の第１０３〜１０８頁や、１９８４年９月１
日付で発行きれた電子技術出版会社発行の１９Ｉｉ誌“
テレビ技術゛の９月号の第１９〜２４頁に詳しく開示さ
れている様に、高品位映像信号の色信号を輝度侶号の水
平ブランキング期間に線順次で時間軸圧縮多重し、多重
サブナイキストサンプリングエンコード方式を用いて帯
域圧縮して成る１８号であり、その水平同期信号は立上
り又は立下りのスロープの中間点を水平同期タイミング
としている。また、このビデオディスクプレーヤは、圧
縮映像信号をＦＭ変調記録したビデオディスクレコード
を光学的に再生しＦＭ＆調することにより再生圧縮映像
信号を形成している。(F) Embodiments First, the following embodiments employing the present invention each use a reproduced compressed video signal obtained from a high-definition video disc player as a signal input. That is, this compressed video signal is 19
Issues 112-11 of I@ magazine “Nikkei Electronics” published by Nikkei McGraw-Hill on March 12, 1984.
6 pages, Proceedings of the foundation commemorative lecture of the NHK Research Institute of Technology and the NHK Basic Research Institute of Broadcasting Charges dated June 6, 1984, "New transmission method for high-definition television", and published on April 1, 1984. Pages 103-108 of the April issue of the magazine “Radio Science” published by the Japan Broadcasting Publishing Association, and September 1, 1984.
19Ii magazine published by Electronic Technology Publishing Company, which was published on the date “
As disclosed in detail on pages 19 to 24 of the September issue of TV Technology, the color signals of high-definition video signals are time-base compression multiplexed line-sequentially during the horizontal blanking period of the luminance signal, and No. 18 is obtained by compressing the band using the Nyquist sampling encoding method, and its horizontal synchronization signal uses the midpoint of the rising or falling slope as the horizontal synchronization timing. Further, this video disc player forms a reproduced compressed video signal by optically reproducing a video disc record in which a compressed video signal is FM-modulated and recorded, and modulating it to FM&.
この再生圧縮映像信号は、変換デコーダに入力されて元
の高品位映像信号に変換される。この変換デコーダは再
生圧縮映像信号を、水平同期信号に位相ロックするマス
ククロックに基づいてＡＤ変換し、このＡＤ変換データ
に基づいて高品位映像信号を形成している。This reproduced compressed video signal is input to a conversion decoder and converted into the original high-quality video signal. This conversion decoder performs AD conversion on the reproduced compressed video signal based on a mask clock whose phase is locked to the horizontal synchronization signal, and forms a high-quality video signal based on this AD conversion data.
以下の各実施例は、何れもこのＡＤ変換直後に再生圧縮
映像信号に含まれるジッタ成分を除去するものであり、
再生圧縮映像信号のりツクは、ビデオディスクプレーヤ
内のジッタ補正機構によって軽ｆｆ、される結果、高々
ＡＤ度換周期約６０ｎｓｅｃの半分以下にされているも
のとする。In each of the following embodiments, the jitter component contained in the reproduced compressed video signal is removed immediately after this AD conversion,
It is assumed that the reproduced compressed video signal is reduced to less than half of the AD conversion period of about 60 nsec at most as a result of being reduced by the jitter correction mechanism in the video disc player.
以下、各実施例の具体的な構成に付いて以下に説明する
。The specific configuration of each embodiment will be described below.
まず、第１実施例では、第１図に図示する様に再生圧縮
映像信号がＡＤ変換回路（１）に於て１６．２ＭＨｚの
タイミングパルスに基づいてディジタル信号に変換され
る。ディジタル４８号を入力する位相変動検出回路（２
）は、フレーム同期パルスによって規定される一定周期
のタイミング（正しい水平同期タイミング）でディジタ
ル信号をラッチし、その値が正しい値に対してどの程度
外れているかを検出して位相ずれデータを導出する。こ
の位相ずれデータは、ＤＡ変換回路（３）に於てＤＡさ
れ、カットオフ周波数を水平同期周波数程′度に設定す
る第１０−パスフイルタ〈４〉に入力きれる。この第１
０−パス出力を制御入力とする第１電圧制御型発振回路
（５）は、位相ずれが解消される様に中心周波数（３２
，４Ｍ Ｈｚ）を狭い可変範囲で変更する。、この発振
出力を入力するタイミングパルス発生回路（６）は、１
７２分周出力をＡＤ変換回路（１）にタイミングパルス
として供給している。First, in the first embodiment, as shown in FIG. 1, a reproduced compressed video signal is converted into a digital signal in an AD conversion circuit (1) based on a 16.2 MHz timing pulse. Phase fluctuation detection circuit (2
) latches the digital signal at a fixed cycle timing (correct horizontal synchronization timing) defined by the frame synchronization pulse, detects how much the value deviates from the correct value, and derives phase shift data. . This phase shift data is DA'd in a DA conversion circuit (3) and input to a 10th pass filter <4> which sets the cutoff frequency to approximately the horizontal synchronization frequency. This first
The first voltage-controlled oscillator circuit (5) which uses the 0-path output as a control input has a center frequency (32
, 4 MHz) in a narrow variable range. , the timing pulse generation circuit (6) which inputs this oscillation output is 1
The 72 frequency divided output is supplied to the AD conversion circuit (1) as a timing pulse.
従って、ＡＤ変換タイミングが変化することによりディ
ジタル信号にはジッタ成分が生ずることになる。Therefore, a jitter component occurs in the digital signal due to a change in the AD conversion timing.
そこで、本実施例はディジタル信号のジッタ成分の内、
変動の激しいジッタ成分、即ち高域のジッタ成分を除去
すべく、リサンプル回路く７）を設けている。このリサ
ンプル回路（７）のサンプリングパルスは以下の様にし
て形成される。まず第１を圧制御型発振回路（５）の発
振出力は第１分周回路〈８）に於て１／８分周され、Ｐ
ＬＬ回路の基準人力ときれる。乙のＰＬＬ回路は応答が
遅く動作が安定しており、位相比較回路（９）が導出す
る位相比較出力は力７トオフ周波数を１０Ｈｚ程度とす
る第２０−バスフイルタ（１０〉を介して、第２電圧制
御型発振回路（１１）に入力される。第２分周回路（１
２）はこの発振出力を１７８分周してＰＬＬ回路のフィ
ードバックループを形成している。よって、この発振出
力は安定に発振し、サンプリング回路（１３）にて１７
２分周きれて前記リサンプル回路（７）のサンプリング
パルスとして利用される。Therefore, in this embodiment, among the jitter components of the digital signal,
A resampling circuit 7) is provided to remove jitter components with large fluctuations, that is, high-frequency jitter components. The sampling pulse of this resampling circuit (7) is formed as follows. First, the oscillation output of the first pressure-controlled oscillation circuit (5) is divided by 1/8 in the first frequency dividing circuit (8), and P
The standard human power of the LL circuit can be determined. The PLL circuit of B has a slow response and stable operation, and the phase comparison output derived from the phase comparison circuit (9) is passed through the 20th bus filter (10) whose to-off frequency is about 10Hz. 2 voltage controlled oscillation circuit (11).The second frequency dividing circuit (1
2) divides this oscillation output by 178 to form a feedback loop of the PLL circuit. Therefore, this oscillation output oscillates stably, and the sampling circuit (13) outputs 17
The frequency is divided by two and used as a sampling pulse for the resampling circuit (7).
上述する第１実施例は、サンプリングパルス形成のため
にＰＬＬ回路を形成したが、第２実施例として第２図に
図示する様に、ＤＡ変換出力を直接第２０−バスフイル
タ（１０）に入力し第２電圧制御型発振回路（１１）の
発振をコントロールすれば構成はより簡単になる。In the first embodiment described above, a PLL circuit was formed to form sampling pulses, but in the second embodiment, as shown in FIG. 2, the DA conversion output is directly input to the 20th bus filter (10). However, if the oscillation of the second voltage controlled oscillation circuit (11) is controlled, the configuration becomes simpler.
北述する第１実施例の場合入力される再生圧縮映像信号
のジッタ特性にもよるが、第２１圧制御型発振回路（１
１）の発振周波数を安定にするため、第２０−バスフイ
ルタ（１０）のカットオフ周波数を下げれば下げる程、
第２０−バス出力は低い周波数で大きく変動し易くなる
。この変動は、−互生すると定状的に発生し、安定な発
振状態を乱す大きな原因ともなる。そこで、第３図と第
４図に図示する第３実施例では、この第２０−バス出カ
レー・ルの変動を抑圧して第２１！圧制御型発振回路（
１１）の安定な発振を実現している。第３図より明らか
な様に、ＡＤ変換回路（１）は、１６．２ＭＨｚの第、
１クロツクによって再生圧縮映像信号を８ ｂｉｔのＡ
Ｄ変換データに変換している。この第１クロツクは、再
生圧縮映像信号のジッタに追従して変動するものであり
、そのために以下の回路を配している。まず、ＡＤ変換
データを入力する位相変動検出回路〈２）は水平同期タ
イミングに対応するＡＤ変換データをラッテしてその変
動量を位相変動検出出力として導出しＤＡ変換回路（３
）に入力している。更にアナログ化された位相変動検出
出力はカットオフ周波数を水平同期周波数近くに設定す
る第１０−パスフイルタ〈４）に入力きれ、第１電圧制
御梨発振回路（５）の制御入力とされる。この第１電圧
制御型発振回路（５）は、中心周波数を３２．４ＭＨｚ
とする発振回路であり、この第１発振出力は第１クロッ
ク発生回路（６）に入力きれて１／２分周されることに
より第１クロツクとして前記ＡＤ変換回路（１）に供給
される。従ってＡＤ変換タイミングはジッタに応じて変
動しており、この変動を吸収する必要が生ずる。そのた
め、リサンプル回路（７）はＡＤ変換データを安定な第
２クロツクによってサンプリングしている。In the case of the first embodiment described above, depending on the jitter characteristics of the input reproduced compressed video signal, the 21st pressure controlled oscillation circuit (1
In order to stabilize the oscillation frequency of 1), the lower the cutoff frequency of the 20th bus filter (10), the more
The 20th bus output tends to fluctuate greatly at low frequencies. This fluctuation occurs in a regular manner when they are alternated, and becomes a major cause of disturbing the stable oscillation state. Therefore, in the third embodiment shown in FIGS. 3 and 4, this fluctuation in the 20th bus output curry le is suppressed, and the 21st! Pressure-controlled oscillator circuit (
11) achieves stable oscillation. As is clear from FIG. 3, the AD conversion circuit (1) has a frequency of 16.2MHz,
The reproduced compressed video signal is converted into 8-bit A by one clock.
It is converted to D conversion data. This first clock fluctuates in accordance with the jitter of the reproduced compressed video signal, and the following circuit is provided for this purpose. First, the phase fluctuation detection circuit (2) that inputs AD conversion data latches the AD conversion data corresponding to the horizontal synchronization timing, derives the amount of fluctuation as a phase fluctuation detection output, and outputs the amount of fluctuation as a phase fluctuation detection output.
) is entered. Further, the analog phase fluctuation detection output is input to a tenth pass filter (4) that sets the cutoff frequency close to the horizontal synchronization frequency, and is used as a control input to the first voltage-controlled oscillation circuit (5). This first voltage controlled oscillation circuit (5) has a center frequency of 32.4MHz.
This first oscillation output is input to the first clock generation circuit (6), frequency-divided by 1/2, and then supplied as the first clock to the AD conversion circuit (1). Therefore, the AD conversion timing fluctuates depending on the jitter, and it is necessary to absorb this fluctuation. Therefore, the resampling circuit (7) samples the AD converted data using a stable second clock.
この第２クロツクはＰＬＬ回路を構成する安定な発振回
路より導出される。そのため、まず第１発振出力を入力
する第１分周回路（８）は、１７８分周出力を位相比較
回路（９）の基準入力としており、フィードバック出力
を入力する第２分間回路（１２〉は、１７８分周出力を
前記位相比較回路（９）の比較入力としている０位相比
較出力はカットオフ周波１Ｍを６０Ｈｚ程度にする第２
０−パスフイルタ（１０）に入力される。このローパス
出力はリミッタ回路（１４）に入力されてそのレベルを
制限される。このリミッタ回路（１４）は第４図に図示
する様に、信号路に対し２個のダイオードを接続し高電
圧（ＶＨ）と低電圧（ＶＬ）を印加しており、導出され
るリミッタ出力はほぼＶＬとＶ）ｌの範囲内に制限され
て導出される。よってこのリミッタ出力を制御入力とす
る第２電圧制御型発振回路（１１）は、その発振の可変
範囲を狭くすることにより安定な発振状態を維持する。This second clock is derived from a stable oscillation circuit that constitutes a PLL circuit. Therefore, the first frequency dividing circuit (8) which inputs the first oscillation output uses the 178 frequency divided output as the reference input of the phase comparator circuit (9), and the second frequency dividing circuit (12) which inputs the feedback output , 178 frequency divided output is used as the comparison input of the phase comparison circuit (9).
0-pass filter (10). This low-pass output is input to a limiter circuit (14) to limit its level. As shown in Figure 4, this limiter circuit (14) connects two diodes to the signal path to apply a high voltage (VH) and a low voltage (VL), and the limiter output derived is It is derived within the range of approximately VL and V)l. Therefore, the second voltage controlled oscillation circuit (11) which uses this limiter output as a control input maintains a stable oscillation state by narrowing the variable range of oscillation.
従って、安定な発振出力３２．４ＭＨｚを入力する第２
クロック発生回路（１３）からは、１７２分周された安
定なサンプリングパルスがリサンプル回路に供給される
ことになる。Therefore, the second
A stable sampling pulse frequency-divided by 172 is supplied from the clock generation circuit (13) to the resampling circuit.
上述する第３実施例はローパスフィルク出力のレベルを
制限するものであるが、本発明は斯る構成にのみ限定さ
れるものではなく、例えば第５図に図示する第４実施例
の様にローパスフィルタ前段で比較出力レベルを制限す
ることも可能である。第５図中の位相比較回路（９）と
パルス幅制限回路（１５）の具体的な構成を第６図に示
す、第６図より明らかな様に本実施例の位相比較回路（
９）は１個の第１アンド回路（１６）より成り、この第
１アンド出力（Ａ）のパルス幅が位相比較出力となる。Although the third embodiment described above limits the level of the low-pass filter output, the present invention is not limited to such a configuration. For example, as in the fourth embodiment shown in FIG. It is also possible to limit the comparison output level before the low-pass filter. The specific configuration of the phase comparison circuit (9) and the pulse width limiting circuit (15) in FIG. 5 is shown in FIG. 6. As is clear from FIG.
9) consists of one first AND circuit (16), and the pulse width of this first AND output (A) becomes the phase comparison output.
この第１アンド出力（Ａ）のパルス幅はそのデユーティ
サイクルが０−０．５の範囲で変化する。前記位相比較
回路（１５）は、この第１アンド出力（Ａ）を最小パル
ス発生回路（１７）と最大パルス発生回路（１８）に入
力している。前記最小パルス発生回路（１７）は第１ア
ンド出力（Ａ）の立上りに同期してパルス幅を最小パル
ス（Ｂ）を導出しており、最大パルス発生回路（１８）
は第１アンド出力（Ａ）の立上りに同期してパルス幅Ｔ
の最大パルス（Ｃ）を導出している。この最大パルス（
Ｃ）と第１アンド出力（Ａ）は第２アンド回路（１９）
に入力される。その結果、第２アンド出力＜Ｄ）のパル
ス幅は高々Ｔに制限される。更に、この第２アンド出力
（Ｄ＞と最小パルス（Ｂ）は、第３アンド回路（２０）
に入力される。その結果、第３アンド出力（Ｅ）のパル
ス幅は少なくともｔ以上に制限される。第７〜第９図は
上述する関係を示す波形図であり、第７図は第１アンド
出力（Ａ）のパルス幅ＷがＷ＜ｔ＜Ｔである場合、第８
図はｔ＜ｗ＜ｒである場合、第９図はｔ＜７＜ｗである
場合をそれぞれ示す。The pulse width of the first AND output (A) changes within the range of 0-0.5 of its duty cycle. The phase comparison circuit (15) inputs this first AND output (A) to the minimum pulse generation circuit (17) and the maximum pulse generation circuit (18). The minimum pulse generation circuit (17) derives the minimum pulse width (B) in synchronization with the rise of the first AND output (A), and the maximum pulse generation circuit (18)
is the pulse width T in synchronization with the rise of the first AND output (A)
The maximum pulse (C) of is derived. This maximum pulse (
C) and the first AND output (A) are the second AND circuit (19)
is input. As a result, the pulse width of the second AND output <D) is limited to T at most. Furthermore, this second AND output (D> and the minimum pulse (B)) are sent to the third AND circuit (20).
is input. As a result, the pulse width of the third AND output (E) is limited to at least t or more. 7 to 9 are waveform diagrams showing the above-mentioned relationship, and FIG. 7 shows that when the pulse width W of the first AND output (A) is W<t<T,
The figure shows the case where t<w<r, and FIG. 9 shows the case where t<7<w.
（ト）発明の効果
よって、本発明によれば、ジッタ成分に追従してＡＤ変
換されたＡＤ変換データが、リサンプル動作によってジ
ッタを除去されることになり、簡単な構成でジッタを解
消することが出来その効果は犬である。(G) According to the present invention, jitter is removed from AD converted data that is AD converted by following a jitter component by a resampling operation, and jitter can be eliminated with a simple configuration. It is possible that the effect is a dog.
第１図は本発明の第１実施例を示す回路ブロック図、第
２図は第２実施例を示す回路ブロック図、第３図は第３
実施例を示す回路ブロック図、第４図は第３図の要部回
路図、第５図は第４実施例の回路プロ／り図、第６図は
同要部回路図、第７図第８図第９ＬＭはそれぞれ第７図
の要部波形説明図を、それぞれ顕わす。
（１）・・・ＡＤ変換回路、（７）・・・リサンプル回
路、（９）・・・位相比較回路、（１０）・・・ローパ
スフィルタ、（１１）・・・第２電圧制御型発振回路、
（１４）・・リミッタ、（１５）・・・パルス幅制限回
路。1 is a circuit block diagram showing a first embodiment of the present invention, FIG. 2 is a circuit block diagram showing a second embodiment, and FIG. 3 is a circuit block diagram showing a third embodiment of the present invention.
A circuit block diagram showing the embodiment, FIG. 4 is a circuit diagram of the main part of FIG. 3, FIG. 5 is a circuit diagram of the fourth embodiment, FIG. 6 is a circuit diagram of the main part of the same, and FIG. 8 and 9 LM represent the main part waveform explanatory diagrams of FIG. 7, respectively. (1)...AD conversion circuit, (7)...Resample circuit, (9)...Phase comparison circuit, (10)...Low pass filter, (11)...Second voltage control type oscillation circuit,
(14)...Limiter, (15)...Pulse width limiting circuit.
Claims (7)
に追従して周波数応答の速い第１発振出力を導出する第
１発振制御回路と、 該第１発振出力に基づいて前記再生映像信号をサンプリ
ングしＡＤ変換データを形成するＡＤ変換回路と、 前記再生水平同期信号の位相変動又は前記第１発振出力
の位相変動に追従して周波数応答の安定な第２発振出力
を導出する第２発振制御回路と、該第２発振出力に基づ
いて前記ＡＤ変換データを再度サンプリングするリサン
プル回路とを、それぞれ配して成るジッタ補正回路。(1) a first oscillation control circuit that follows phase fluctuations of a reproduced horizontal synchronization signal in a reproduced video signal to derive a first oscillation output with a fast frequency response; and a first oscillation control circuit that derives a first oscillation output with a fast frequency response; an AD conversion circuit that samples and forms AD conversion data; and a second oscillation circuit that follows phase fluctuations of the reproduced horizontal synchronization signal or phase fluctuations of the first oscillation output to derive a second oscillation output with a stable frequency response. A jitter correction circuit comprising a control circuit and a resampling circuit for resampling the AD converted data based on the second oscillation output.
はその分周出力を基準入力としフィードバックした前記
第２発振出力又はその分周出力を比較入力とする位相比
較回路と、該位相比較回路出力を入力するカットオフ周
波数の低いローパスフィルタと、該ローパスフィルタ出
力のレベル変動を所定範囲に制限するリミッタと、該リ
ミッタ出力を制御入力とする可変発振回路とより成るＰ
ＬＬ回路で構成されることを特徴とする特許請求の範囲
第１項記載のジッタ補正回路。(2) The second oscillation control circuit includes a phase comparison circuit which uses the first oscillation output or its frequency-divided output as a reference input and feeds back the second oscillation output or its frequency-divided output as a comparison input; P consists of a low-pass filter with a low cutoff frequency that inputs the comparison circuit output, a limiter that limits the level fluctuation of the low-pass filter output to a predetermined range, and a variable oscillation circuit that uses the limiter output as a control input.
2. The jitter correction circuit according to claim 1, wherein the jitter correction circuit is comprised of an LL circuit.
はその分周出力を基準入力とし、フィードバックした前
記第２発振出力又はその分周出力を比較入力とする位相
比較回路と、該位相比較回路出力の変動を所定範囲に制
限する変動制限回路と、該変動制限回路出力を入力とす
るカットオフ周波数の低いローパスフィルタと、該ロー
パスフィルタ出力を制御入力とする可変発振回路とより
成るＰＬＬ回路で構成されることを特徴とする特許請求
の範囲第１項記載のジッタ補正回路。(3) The second oscillation control circuit includes a phase comparison circuit having the first oscillation output or its frequency-divided output as a reference input and the fed-back second oscillation output or its frequency-divided output as a comparison input; Consisting of a fluctuation limiting circuit that limits fluctuations in the output of the phase comparison circuit to a predetermined range, a low-pass filter with a low cutoff frequency that receives the output of the fluctuation limiting circuit as an input, and a variable oscillation circuit that uses the output of the low-pass filter as a control input. 2. The jitter correction circuit according to claim 1, wherein the jitter correction circuit is comprised of a PLL circuit.
力と前記第２発振出力の分周出力とを入力する理論積回
路であり、前記変動制限回路は位相比較回路出力のパル
ス幅を所定の範囲に制限するパルス幅制限回路で構成さ
れることを特徴とする特許請求の範囲第３項記載のジッ
タ補正回路。(4) The phase comparator circuit is a theoretical product circuit that inputs the frequency-divided output of the first oscillation output and the frequency-divided output of the second oscillation output, and the variation limiting circuit is a pulse width of the phase comparator output. 4. The jitter correction circuit according to claim 3, further comprising a pulse width limiting circuit that limits the pulse width to a predetermined range.
ブナイキストサンプリングエンコード方式を用いて帯域
圧縮して成る再生圧縮映像信号であることを特徴とする
特許請求の範囲第１項又は第２項又は第３項又は第４項
記載のジッタ補正回路。(5) The reproduced video signal is a reproduced compressed video signal obtained by band-compressing a high-quality video signal using a multiple sub-Nyquist sampling encoding method. 3. The jitter correction circuit according to item 3 or 4.
生する高品位ビデオディスクプレーヤより再生されるこ
とを特徴とする特許請求の範囲第５項記載のジッタ補正
回路。(6) The jitter correction circuit according to claim 5, wherein the reproduced compressed video signal is reproduced by a high-quality video disc player that optically reproduces recorded information.
号発生タイミングに於けるＡＤ変換データに基づいて前
記第１発振出力の周波数を制御することを特徴とする特
許請求の範囲第１項記載のジッタ補正回路。(7) The first oscillation control circuit controls the frequency of the first oscillation output based on AD conversion data at the reproduction horizontal synchronization signal generation timing. Jitter correction circuit as described.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP86114560A EP0221437A3 (en) | 1985-11-06 | 1986-10-21 | Jitter correction circuit |
| US06/921,083 US4729025A (en) | 1985-11-06 | 1986-10-21 | Jitter correction circuit |
| KR1019860009305A KR930002597B1 (en) | 1985-11-06 | 1986-11-05 | Jiffer correction circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-120669 | 1985-08-05 | ||
| JP60-171068 | 1985-08-05 | ||
| JP12066985 | 1985-08-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202691A true JPS62202691A (en) | 1987-09-07 |
Family
ID=14791986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027669A Pending JPS62202691A (en) | 1985-08-05 | 1986-02-10 | Jitter correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202691A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03133265A (en) * | 1989-10-19 | 1991-06-06 | Sharp Corp | Television receiver |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245210A (en) * | 1975-10-08 | 1977-04-09 | Hitachi Ltd | Device for correcting signal phase fluctuation |
| JPS53115129A (en) * | 1977-03-18 | 1978-10-07 | Sony Corp | Time axis correcting device |
-
1986
- 1986-02-10 JP JP61027669A patent/JPS62202691A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245210A (en) * | 1975-10-08 | 1977-04-09 | Hitachi Ltd | Device for correcting signal phase fluctuation |
| JPS53115129A (en) * | 1977-03-18 | 1978-10-07 | Sony Corp | Time axis correcting device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03133265A (en) * | 1989-10-19 | 1991-06-06 | Sharp Corp | Television receiver |
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