JPS62200847A - Serial transmission system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
本発明は、送信側において複数ビットからなるパラレル
データ(並列符号)を一つの時間長符号からなるシリア
ル信号に変換して送出し、受信側においてはこの送信側
から送出された上記時間長符号を複数ビットからなるパ
ラレルデータ(並列符号)に変換することにより、シリ
アル伝送における時間短縮を図ったものである。[Detailed Description of the Invention] [Summary] The present invention converts parallel data (parallel code) consisting of multiple bits into a serial signal consisting of one time length code on the transmitting side and transmits the converted signal. By converting the time length code sent from the transmitting side into parallel data (parallel code) consisting of multiple bits, time in serial transmission is reduced.
本発明は、例えば小形コンピュータとワークステーショ
ン(プリンタ、ディスプレイ等)との間におけるデータ
のシリアル伝送に好適なシリアル伝送方式に関する。The present invention relates to a serial transmission method suitable for serial transmission of data between, for example, a small computer and a workstation (printer, display, etc.).
従来からのシリアル伝送方式においては、第1O図に示
すように、伝送線を介して送られてくる信号レベルが“
1”の状態を継続する時間の長短に応じて、“1″か“
0”かを判定していた。すなわち、図示の例ではサンプ
リング幅を5Tとした場合は、信号レベルの“1”状態
が5Tより短い3Tのときは0”、5Tよりも長い8T
のときは“1”と判定される。In the conventional serial transmission method, as shown in Figure 1O, the signal level sent through the transmission line is
“1” or “1” depending on the length of time that the state of “1” continues.
In other words, in the illustrated example, if the sampling width is 5T, when the signal level "1" state is 3T, which is shorter than 5T, it is "0", and when the signal level is 3T, which is longer than 5T, it is 0".
When , it is determined as "1".
上記した従来のシリアル伝送方式では、“0”または“
l”の1ビット情報を伝送するのに、第10図に示すよ
うにサンプリング幅の12倍の期間を要するためにデー
タの伝送に時間がかかり、データ処理が敏速に行なえな
いといった問題点があった。In the conventional serial transmission method described above, "0" or "
As shown in Figure 10, it takes 12 times the sampling width to transmit 1 bit information of 1", so there is a problem that data transmission takes time and data processing cannot be done quickly. Ta.
本発明は上記した従来の問題点を解決するために、送信
側においては2ビットのパラレルデータをデコードして
該2ビットのデータに対応した時間長を有する1つのシ
リアルデータに変換して伝送し、受信側では上記のシリ
アルデータの時間長に基づいて2ビットのデータにデコ
ードするようにしたものである。In order to solve the above conventional problems, the present invention decodes 2-bit parallel data on the transmitting side, converts it into one serial data having a time length corresponding to the 2-bit data, and transmits the data. On the receiving side, the serial data is decoded into 2-bit data based on the time length of the serial data.
第1図は本発明によるシリアル伝送方式の原理図であり
、図において(1)は送信回路、(2)は受信回路、(
3)は上記の送信回路(11と受信回路(2)とを結ぶ
伝送線である。また、(IA)は送信側に設けられパラ
レル信号を時間長符号に変換するエンコーダ、(2A)
は受信側に設けられ時間長符号をパラレル信号に変換す
るデコーダである。第1図において、送信回路(11は
例えば2ビットのパラレルデータをデコードし、該2ビ
ットのデータに対応した第2図に示すような時間長を有
する1つのシリアルデータに変換し、これを伝送線(3
)を介して受信回路(2)へ送出する。FIG. 1 is a principle diagram of the serial transmission system according to the present invention, in which (1) is a transmitting circuit, (2) is a receiving circuit, (
3) is a transmission line connecting the above-mentioned transmitting circuit (11) and receiving circuit (2); (IA) is an encoder provided on the transmitting side and converts the parallel signal into a time length code; (2A)
is a decoder provided on the receiving side and converts the time length code into a parallel signal. In FIG. 1, a transmitting circuit (11, for example, decodes 2-bit parallel data, converts it into one serial data having a time length as shown in FIG. 2 corresponding to the 2-bit data, and transmits it. Line (3
) to the receiving circuit (2).
受信回路(2)では、サンプルタイミングを複数個もた
せることにより、第2図に示すように1回の立上りで“
00”、”01”、”10″、11”といった具合に2
ビット分を一挙に伝送し、1度のシリアルデータ送出に
より2ビットのパラレルデータを送出できるようにした
ものである。In the receiving circuit (2), by providing multiple sample timings, "
00”, “01”, “10”, 11” etc. 2
Bits are transmitted all at once, and 2-bit parallel data can be transmitted by transmitting serial data once.
以下、本発明による一実施例について詳細に説明する。 Hereinafter, one embodiment of the present invention will be described in detail.
第3図は送信側における送信系統図であり、図中の(4
)は送信タイミング発生回路、(5)は制御回路、(6
)はデータバス、(7)はドライバである。上記の送信
系統において、制御回路(5)はデータバス(6)を介
して送信回路+11に送信データを送出するとともに、
送信タイミング発生回路(4)を駆動する。該送信タイ
ミング発生回路(4)は後述するように第5図に示す送
信タイミング信号STO,STI〜ST4゜SFT
CLKを発生し、これを送信回路(1)へ送出する。送
信回路(1)では送信タイミング発生回路(4)からの
上記した送信タイミング信号により、パラレルデータを
デコードしてシリアルデータに変換する。該送信回路(
1)からのシリアルデータは、ドライバ(7)によって
送信回路側と伝送線側とのレベルが合わせられ、伝送線
(3)を介して受信側に送出される。Figure 3 is a transmission system diagram on the transmitting side.
) is the transmission timing generation circuit, (5) is the control circuit, (6
) is a data bus, and (7) is a driver. In the above transmission system, the control circuit (5) sends transmission data to the transmission circuit +11 via the data bus (6), and
Drives the transmission timing generation circuit (4). The transmission timing generation circuit (4) generates transmission timing signals STO, STI to ST4°SFT shown in FIG. 5, as described later.
CLK is generated and sent to the transmitting circuit (1). The transmitting circuit (1) decodes parallel data and converts it into serial data using the above-mentioned transmitting timing signal from the transmitting timing generating circuit (4). The transmitting circuit (
The serial data from 1) is matched in level between the transmitting circuit side and the transmission line side by the driver (7), and is sent to the receiving side via the transmission line (3).
而して、第4図は送信回路(1)の具体的な回路構成図
である0図中のシフタ1(101)は9ビットのパラレ
ルイン−パラレルアウトのシフタであり、Set C
LKによりD o ” D 7のデータがセントされ、
またSFT CLKにより図示の矢印方向へシフトさ
れる。(102)は2ビットのデコーダ、FFI (
103)はJ、に入力の状態により出力の反転、保持が
クロック入力の立上りまたは立下りで行なわれるJKフ
リップフロップ、Gz(104)〜Gs (10B)
はゲートである。FIG. 4 is a specific circuit configuration diagram of the transmitting circuit (1). Shifter 1 (101) in FIG. 0 is a 9-bit parallel in-parallel out shifter, and Set C
The data of D o ” D 7 is sent by LK,
Further, it is shifted in the direction of the arrow shown in the figure by SFT CLK. (102) is a 2-bit decoder, FFI (
103) is a JK flip-flop whose output is inverted and held at the rising or falling edge of the clock input depending on the state of the input to J, Gz (104) to Gs (10B)
is a gate.
データ送信時において、制御回路(5)から送信回路(
11を構成するシフタ1(101)にSet CLK
が送出され、これに伴なってデータバス(6)を介した
送信データDo=D7が該シフタ1(101)にセット
される。次いで、制御回路(5)からの信号によって送
信タイミング発生回路(4)が駆動される。該送信タイ
ミング発生回路(4)は、第5図に示す送信タイミング
信号STO、STI〜ST4、SFT CLKを発生
し、これを送信回路(1)を構成するシフタ1(101
)、ゲートG+(104)〜ゲートG、 (107)
、FFI (103)へ供給する。なお、上記のSF
T CLKはSTOに同期したタイミングで発生され
、送信タイミング発生回路(4)からの上記SFT
CLKにより送信回路+11の同期タイミングをとるも
のである。When transmitting data, from the control circuit (5) to the transmission circuit (
Set CLK to shifter 1 (101) that constitutes 11.
is sent out, and along with this, transmission data Do=D7 via the data bus (6) is set in the shifter 1 (101). Next, the transmission timing generation circuit (4) is driven by a signal from the control circuit (5). The transmission timing generation circuit (4) generates transmission timing signals STO, STI to ST4, and SFT CLK shown in FIG.
), Gate G+ (104) ~ Gate G, (107)
, FFI (103). In addition, the above SF
T CLK is generated at a timing synchronized with STO, and the above SFT from the transmission timing generation circuit (4)
CLK is used to synchronize the transmitting circuit +11.
上記の構成において、送信回路(1)ではSTOが“1
”のときにこれと同じタイミングで5FTCLKが“1
”となる。このとき、シフタ1 (101)がSF、
T CLKのSFlにより、先に制御回路(5)から
のSet CLKによってセットされた送信データD
o=Dtをlビットシフトさせる。そして、その出力S
XおよびSOに最初に送信されるべきデータ(1)o
s I)+ )がセットされる。また、これと同時に
FFI (103)がJ入力端子に供給されたs ’
r oによって“l”にセットされ、送信が開始される
。上記のsx、soにセントされたデータは、デコーダ
(102)によりデコードされ、FFI(103)をリ
セットするタイミングを決定する。このリセットをかけ
るタイミングは、第2図に示したように、”sx。In the above configuration, in the transmitting circuit (1), STO is “1”.
”, 5FTCLK becomes “1” at the same timing.
”.At this time, shifter 1 (101) is SF,
Transmission data D previously set by Set CLK from the control circuit (5) by SF1 of T CLK.
Shift o=Dt by l bits. And its output S
Data to be sent first to X and SO (1)o
s I)+ ) is set. At the same time, FFI (103) is supplied to the J input terminal s'
It is set to "l" by r o and transmission begins. The data sent to sx, so is decoded by the decoder (102) to determine the timing to reset the FFI (103). The timing for applying this reset is "sx" as shown in FIG.
SO”が“00″ならば3T、“Ol”ならば8T、“
10”ならば13T、“11″ならば18Tに相当した
時間長である。If SO” is “00”, it is 3T, if “Ol” is 8T, “
10" corresponds to a time length of 13T, and "11" corresponds to a time length of 18T.
つまり、上記のsx、soの値をデコーダ(102)に
よってデコードしてやり、“sx、so”が“00”で
ある時はデコーダ(l O2)の出力DECOが1”と
なり、FFI (103)のリセットタイミングとし
てゲートG+(104)によってSTIが選択され、ゲ
ート0s(108)を介してFFI (103)のに
入力端子に供給され、1srtのタイミングでリセット
がかけられる。また“sx、so”が“01”である時
はデコード出力DEC1が“l”となり、FFI (
103)のリセットタイミングとしてゲートG2 (
105)によってSr1が選択される。同様にして、”
sx、so”が“10”、“11″である時はそれぞれ
のデコード出力DEC2、DEC3がそれぞれ“1″と
なり、FFI (103)のリセットタイミングとし
てゲートG3 (106)、ゲートG4 (107
)によってSr1 、Sr1が選択される。In other words, the above values of sx, so are decoded by the decoder (102), and when "sx, so" is "00", the output DECO of the decoder (lO2) becomes 1", and the FFI (103) is reset. STI is selected by the gate G+ (104) as a timing, and is supplied to the input terminal of the FFI (103) via the gate 0s (108), and reset is applied at the timing of 1srt. 01”, the decode output DEC1 becomes “l” and FFI (
103) as the reset timing of gate G2 (
105), Sr1 is selected. Similarly,”
When sx, so” are “10” and “11”, the respective decode outputs DEC2 and DEC3 become “1”, and gate G3 (106) and gate G4 (107) are used as reset timing of FFI (103).
), Sr1 and Sr1 are selected.
上記したようにして、“sx、so”の値に応じて第2
図に示す如くのシリアルデータが得られ、ここで得られ
たシリアルデータはドライバ(7)を介して伝送線(3
)へ送出される。なお、上記したSTOは、一連のシー
ケンスにおいて、例えば8ビットの場合は4回あるが、
必要があれば繰返し出されるものである。また、SFT
CLKのSF2はSr1と同じタイミングで発生さ
れ、ひと続きのタイミングが終了したことを知らせると
同時にシフタ1を1ビットシフトし、次の2ピッ1−送
出に備える。(次のSFIによりシフタ1はlビットシ
フトされるため、DEC(102)には新しい2ビット
がセットされる。)
次に、受信回路(2)について説明する。第6図は受信
側における受信系統図であり、図中の(8)は受信タイ
ミング発生回路、(9)はレシーバである。上記の受信
系統において、送信側から送られζくるデータ入力が伝
送線(3)を介してレシーバ(9)により受信され、更
に受信回路(2)に入力される。該受信回路(2)は、
上記の受信データに基づいて受信タイミング発生回路(
8)を駆動し、該受信タイミング発生回路(8)は後述
するように第8図に示す受信タイミング信号RT 1
、RT2 、RT3を発生し、これを受信回路(2)へ
送出する。受信回路(2)では、受信タイミング発生回
路(8)からの上記した受信タイミング信号により、シ
リアルデータ入力をパラレルデータ出力として処理し、
データバス(6)を介して制御回路(5)へ送出し、該
制御回路(5)はプリンタ等を制御駆動する。As described above, the second
Serial data as shown in the figure is obtained, and the obtained serial data is passed through the transmission line (3) via the driver (7).
). Note that the above-mentioned STO is performed four times in a series of sequences, for example, in the case of 8 bits.
It will be repeated if necessary. Also, SFT
SF2 of CLK is generated at the same timing as Sr1, and at the same time notifies the end of a series of timings, it shifts shifter 1 by 1 bit and prepares for the next 2-pit 1-transmission. (Since shifter 1 is shifted by 1 bit by the next SFI, 2 new bits are set in DEC (102).) Next, the receiving circuit (2) will be explained. FIG. 6 is a reception system diagram on the reception side, in which (8) is a reception timing generation circuit and (9) is a receiver. In the above receiving system, data input ζ sent from the transmitting side is received by the receiver (9) via the transmission line (3), and is further input to the receiving circuit (2). The receiving circuit (2) is
Based on the above received data, the reception timing generation circuit (
8), and the reception timing generation circuit (8) generates the reception timing signal RT1 shown in FIG. 8 as described later.
, RT2, and RT3, and sends them to the receiving circuit (2). The receiving circuit (2) processes the serial data input as parallel data output according to the above-mentioned receiving timing signal from the receiving timing generating circuit (8),
The data is sent to a control circuit (5) via a data bus (6), and the control circuit (5) controls and drives a printer or the like.
而して、第7図は受信回路(2)の具体的な回路構成図
である。図中のFF2 (201)〜FF6(205)
はフリップフロップであり、FF2 (201)〜F
F5 (204)はデータ入力の状態をクロックの立
上りまたは立下りで出力に読み込む動作をするDフリッ
プフロップで構成され、FF6(205)はJKフリッ
プフロップで構成されている。なお、上記のFF2(2
01)〜FF4(203)は、レシーバ(9)を介して
入力されるデータ入力のデータを同一のクロックに同期
させて動作するようになっている。シック2(206)
は8ビットのシリアルイン−パラレルアウトのシフタ、
Ge (207)〜012 (213)はゲートで
ある。FIG. 7 is a specific circuit diagram of the receiving circuit (2). FF2 (201) to FF6 (205) in the diagram
is a flip-flop, and FF2 (201) to F
F5 (204) is composed of a D flip-flop that reads the state of data input into the output at the rising or falling edge of the clock, and FF6 (205) is composed of a JK flip-flop. In addition, the above FF2 (2
01) to FF4 (203) operate by synchronizing the data input data input via the receiver (9) with the same clock. Chic 2 (206)
is an 8-bit serial in-parallel out shifter,
Ge (207) to 012 (213) are gates.
データ受信時において、伝送線(3)を介してレシーバ
(9)により受信されたデータ入力は、FF2 (20
1)〜FF4 (203) 、ゲートG12(21
3)の回路により、内部のクロックに同期化された受信
信号Aが生成される。また、このときゲートGH2(2
13)の出力に生成される第8図に示すRTST信号に
より、前述の受信タイミング発生回路(8)が駆動され
、該受信タイミング発生回路(8)からは第8図に示す
受信タイミング信号RTI、RT2 、RT3が受信回
路(2)を構成するFF5(2’04) 、FF6
(205) 、ゲートGも (207)に供給される。During data reception, the data input received by the receiver (9) via the transmission line (3) is transmitted to FF2 (20
1) to FF4 (203), gate G12 (21
The circuit 3) generates a received signal A synchronized with the internal clock. Also, at this time, gate GH2 (2
The above-mentioned reception timing generation circuit (8) is driven by the RTST signal shown in FIG. FF5 (2'04), FF6 where RT2 and RT3 constitute the receiving circuit (2)
(205), the gate G is also supplied to (207).
上記のR’r’ S T信号は、受信信号の立上りを捕
えたときのタイミングで発生されるものであり、受信タ
イミング発生回路(8)で発生される上記の受信タイミ
ング信号RTI、RT2 、RT3はそれぞれ受信タイ
ミングに基づいて発生されたものである。そして、上記
の受信タイミング信号RTI 、RT2 、RT3によ
りサンプリングのタイミングが作られる。而して、受信
データのサンプリングに際しては、FF5 (204)
により第2図に示すサンプルタイミングSPOの時の受
信データの状態(“l”または“0”)を、受信タイミ
ング発生回路(8)から供給される受信タイミング信号
RTIによりサンプリングし、その出力にXBを生成す
る。すなわち、FF5 (204)のデータ入力端子に
は前述のFF2 (201)〜FF3 (202)によ
って同期化された受信信号Aが、クロック入力端子には
受信タイミング信号RTIが供給されており、該受信タ
イミング信号RTIにより受信信号へをサンプリングし
、サンプリングした信号をその出力端子(CL)にXB
としてセット(保持)する、そして、このFF5 (2
04)の出力に生成された舛Bは、ゲー)G、+ (
212)に供給される。なお、上記の舛Bの値により、
その後のサンプリングの仕方が決められる。また、FF
6 (205)のJ入力端子にはRTST信号が、K
入力端子には受信タイミング信号RT2が供給されてお
り、該RTST信号によりその出力に第8図に示すスト
ローブ信号STB lがセットされる。このストローブ
信号5TBIは、ゲートG7 (208)ならびにゲー
)G+o (211)に供給される。The above-mentioned R'r' ST signal is generated at the timing when the rising edge of the received signal is captured, and the above-mentioned reception timing signals RTI, RT2, RT3 generated by the reception timing generation circuit (8) are generated based on the reception timing. Then, the sampling timing is created by the above-mentioned reception timing signals RTI, RT2, and RT3. Therefore, when sampling the received data, FF5 (204)
The state of the received data (“l” or “0”) at the sample timing SPO shown in FIG. 2 is sampled by the reception timing signal RTI supplied from the reception timing generation circuit (8), and the generate. That is, the data input terminal of FF5 (204) is supplied with the reception signal A synchronized by the aforementioned FF2 (201) to FF3 (202), and the clock input terminal is supplied with the reception timing signal RTI. The received signal is sampled by the timing signal RTI, and the sampled signal is sent to the output terminal (CL) of XB.
and set (retain) this FF5 (2
04) is generated at the output of G)G, + (
212). In addition, according to the above value of B,
The method of subsequent sampling can then be determined. Also, FF
The RTST signal is input to the J input terminal of 6 (205), and the K
A reception timing signal RT2 is supplied to the input terminal, and a strobe signal STB1 shown in FIG. 8 is set at the output by the RTST signal. This strobe signal 5TBI is supplied to gate G7 (208) and gate G+o (211).
上記のF F 5 (204)においては、入力のAが
“l”ならば出力の誉Bは“0”となり、入力のAがO
”ならば出力の舛Bは“l”となる。In the above F F 5 (204), if the input A is “l”, the output B will be “0”, and the input A will be O
”, the output loop B becomes “l”.
いま、FF5 (204)の入力であるAがRTIのタ
イミング以前で既に“0“の場合を考えると、RTIの
タイミングではAが“O″、舛Bが“1″となる。この
とき、aB=“1mによりゲートG11(212)の出
力は“0”、Aが“O”であるのでゲートGa (2
09)の出力は“0”、従ってゲー)Ge(210)の
出力は0″となり、シフタ2(206)の入力は“0”
となる。次いで、ゲートG6 (207)を介してシ
フタ2(206)のクロック入力端子に供給されるRT
2のタイミングで上記のシフタ2(20’i)のD7へ
“0″をセットし、同様にしてRT3のタイミングで先
程セットした“0″をデータ端子D7からD6にシフト
しながらD7にO″をセットし、結果的に“OO”をセ
ットする。なお、上記のシフタ2(206)はクロック
に基づいてシフト動作が行なわれるがその時のD7の値
は、ゲー)G? (208)ならびにゲートG+o(
211)にも供給される。また、FF5 (204)の
入力AがRTIのタイミングでまだ0”になっていない
場合は、R’T’lのタイミングにおいてはAが“1″
、舛Bが“0″となる。このとき、ゲートGo(212
)の出力はゲートGoo(211)の出力によって左右
されることになるが、ゲートGro(211)にはFF
6 (205)より第8図に示すタイミングで発生され
るストローブ信号STB 1が供給されている。該スト
ローブ信号STB 1は、第8図に示すようにR”rs
T信号の立下りから受信タイミング信号RT2の立下り
までの間“1”となる信号であり、RT2が入力される
前の時点を考えるとストローブ信号STB 1は1”で
あるから、ゲートGoo(211)の出力が“l”、ゲ
ートGo(212)の出力が“O”となる。このとき、
ゲートGg(209)にはゲートc、(208)を介し
たストローブ信号STB 1と前述した受信信号Aが供
給され、その出力がゲー)G9(210)を介してシフ
タ2(206)の入力端子に供給され、RT2のタイミ
ングでD7にセットされる。更にRT3のタイミングで
データをD7からD6にシフトしながらD7に新たな入
力データがセットされるが、この時STB 1 =“0
″であるからG7〜GHにより、RT2によりセットさ
れたD7の値によりA又は+Bがシフタ2に入力される
。すなわち、D7が“0″の時GIGの出力が“1″、
G7が“0”であるからGllにより舛Bの値が入力さ
れ、D7が“1”の時G10の出力が“0”、G7がl
”であるからG8によりAの値が入力される。なお、上
記のシフタ2(206)は8ビット構成であるので入力
が4同人ると一杯となるが、このとき制御回路(5)に
フラグが送出され、(D?、Df、・・・・・・Do)
のパラレルデータがデータバス(6)を介して制御回路
(5)に取り込まれる構成となっている。また、シフタ
2(206)と制御回路(5)との間にバッファを設け
、該バッファにより七ソト信号を送出して一杯になった
ことを知らせ、データを取り込むような構成としてもよ
い。Now, considering the case where A, which is an input to FF5 (204), is already "0" before the RTI timing, A becomes "O" and B becomes "1" at the RTI timing. At this time, since aB = "1m, the output of gate G11 (212) is "0", and since A is "O", gate Ga (2
The output of 09) is “0”, therefore the output of Ge (210) is 0”, and the input of shifter 2 (206) is “0”.
becomes. RT, which is then supplied to the clock input terminal of shifter 2 (206) via gate G6 (207).
At timing 2, set "0" to D7 of shifter 2 (20'i), and similarly, at timing RT3, shift the previously set "0" from data terminal D7 to D6 and set D7 to "0". As a result, the shifter 2 (206) performs a shift operation based on the clock, and the value of D7 at that time is G? (208) and the gate G+o(
211). Also, if the input A of FF5 (204) has not yet become 0 at the RTI timing, A will be 1 at the R'T'l timing.
, Masu B becomes "0". At this time, gate Go (212
) will depend on the output of gate Goo (211), but gate Gro (211) has an FF
6 (205) supplies the strobe signal STB1 generated at the timing shown in FIG. The strobe signal STB1 is R”rs as shown in FIG.
This signal is "1" from the falling edge of the T signal to the falling edge of the reception timing signal RT2. Considering the time before RT2 is input, the strobe signal STB1 is 1", so the gate Goo( The output of gate Go (211) becomes "L", and the output of gate Go (212) becomes "O". At this time,
Gate Gg (209) is supplied with strobe signal STB 1 via gate c, (208) and the above-mentioned received signal A, and its output is sent to the input terminal of shifter 2 (206) via gate G9 (210). and is set to D7 at the timing of RT2. Furthermore, new input data is set in D7 while shifting data from D7 to D6 at the timing of RT3, but at this time STB 1 = “0
” Therefore, A or +B is input to the shifter 2 by G7 to GH according to the value of D7 set by RT2. That is, when D7 is “0”, the output of GIG is “1”,
Since G7 is "0", the value of B is input by Gll, and when D7 is "1", the output of G10 is "0", and G7 is
”, so the value of A is input by G8.The above shifter 2 (206) has an 8-bit configuration, so it becomes full when there are 4 inputs, but at this time, a flag is sent to the control circuit (5). is sent, (D?, Df, ...Do)
The configuration is such that the parallel data of is taken into the control circuit (5) via the data bus (6). Alternatively, a buffer may be provided between the shifter 2 (206) and the control circuit (5), and the buffer may be configured to send out a seven-level signal to notify that it is full, and to take in data.
なお、上記した一実施例においては、送信側と受信側に
それぞれ送信回路(11と受信回路(2)を備えたもの
の例で説明したが、第9図に示すように送信回路(1)
と受信回路(2)の両方を備えた構成となして、小形コ
ンピュータのワークステーションの制御用インタフェー
スとしても使用できる。In the above-mentioned embodiment, an example was explained in which the transmitting side and the receiving side were each equipped with a transmitting circuit (11) and a receiving circuit (2), but as shown in FIG. 9, the transmitting circuit (1)
It can also be used as a control interface for a small computer workstation by having a configuration that includes both a receiver circuit (2) and a receiver circuit (2).
本発明は以上説明したとおり、送信側で2ビットのパラ
レルデータをデコードして該2ビットのデータに対応し
た時間長を有する1つのシリアルデータに変換して伝送
し、受信側で上記のシリアルデータの時間長に基づいて
2ビットのデータにデコードする構成となして、1度の
シリアルデータ送出によって2ビットのパラレルデータ
を送出することができるようにしたので、シリアル伝送
における伝送時間を短縮できる効果が得られる。As explained above, the present invention decodes 2-bit parallel data on the transmitting side, converts it into one serial data having a time length corresponding to the 2-bit data, and transmits it, and the receiving side decodes the above serial data. The structure is configured to decode into 2-bit data based on the time length of , and 2-bit parallel data can be sent by sending serial data once, so the transmission time in serial transmission can be reduced. is obtained.
第1121は本発明を説明するための原理図、第2図は
本発明のシリアル伝送におけるデータタイミングを示す
波形図、第3図は本発明による送信系統図、第4図は本
発明による送信回路の回路構成図、第5図は本発明によ
る送信タイミングを示す波形図、第6図は本発明による
受信系統図、第7図は本発明による受信回路の回路構成
図、第8図は本発明による受信タイミングを示す波形図
、第9図は本発明による他の実施例を示す構成図、第1
O図は従来のシリアル伝送におけるデータタイミングを
示す波形図である。
(1)・・・送信回路、(2)・・・受信回路、(3)
・・・伝送線。
& 捏 図
$−匁う朗のテニタタイミ)り゛図
第2図
率発日用;よる堂A色系弄茫図
第6図
セト苓ト鴇目の1とイ言ダイミシグ図
にセ乙の 1(ホ乍払イ々弓 の 惇11片く 図第
9図1121 is a principle diagram for explaining the present invention, FIG. 2 is a waveform diagram showing data timing in serial transmission of the present invention, FIG. 3 is a transmission system diagram according to the present invention, and FIG. 4 is a transmitting circuit according to the present invention. 5 is a waveform diagram showing the transmission timing according to the present invention, FIG. 6 is a receiving system diagram according to the present invention, FIG. 7 is a circuit diagram of the receiving circuit according to the present invention, and FIG. 8 is a waveform diagram showing the transmission timing according to the present invention. FIG. 9 is a waveform diagram showing reception timing according to the present invention; FIG. 9 is a configuration diagram showing another embodiment according to the present invention;
Figure O is a waveform diagram showing data timing in conventional serial transmission. (1)...Transmission circuit, (2)...Reception circuit, (3)
...Transmission line. & Kakeru Figure $ - Momoro's Tenita Taimi) Figure 2 Figure 2 for the rate date; Figure 6 Figure 6 of Setoreito Tomome 1 and Iword Daimi Sig Figure 1 of Seotsu (Figure 9)
Claims (1)
ビットのパラレルデータに対応した時間長を有する1つ
のシリアルデータに変換して伝送し、受信時に上記1つ
のシリアルデータの時間長に基づいて2ビットのパラレ
ルデータにデコードすることにより、1度のシリアルデ
ータ送出により2ビットのパラレルデータを送出できる
ようにしたことを特徴とするシリアル伝送方式。Decodes 2 bits of parallel data during transmission, and
By converting it into one serial data having a time length corresponding to the bit parallel data and transmitting it, and decoding it into 2-bit parallel data based on the time length of the one serial data at the time of reception, one serial data A serial transmission method characterized by being able to send 2-bit parallel data by sending data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4139186A JPS62200847A (en) | 1986-02-28 | 1986-02-28 | Serial transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP4139186A JPS62200847A (en) | 1986-02-28 | 1986-02-28 | Serial transmission system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62200847A true JPS62200847A (en) | 1987-09-04 |
Family
ID=12607074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4139186A Pending JPS62200847A (en) | 1986-02-28 | 1986-02-28 | Serial transmission system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62200847A (en) |
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- 1986-02-28 JP JP4139186A patent/JPS62200847A/en active Pending
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