JPS6220015A - 集積回路の制御回路 - Google Patents
集積回路の制御回路Info
- Publication number
- JPS6220015A JPS6220015A JP60160511A JP16051185A JPS6220015A JP S6220015 A JPS6220015 A JP S6220015A JP 60160511 A JP60160511 A JP 60160511A JP 16051185 A JP16051185 A JP 16051185A JP S6220015 A JPS6220015 A JP S6220015A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- integrated circuit
- control
- control circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路の制御回路に関し、特にデジタル信号
処理ＬＳＩの制御クロックの作成に関するものである。
処理ＬＳＩの制御クロックの作成に関するものである。
従来の技術
半導体の加工技術の微細化により、多数の素子を１チツ
プ上に集積したＬ Ｓ Ｉ （Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ ）素子が製造されている。例
えばマイクロコンピュータと一般に呼ばれているＬＳＩ
は、内部にプログラム用メモリ、演算回路、データ用メ
モリ等を具備し、バスで互いにデジタル信号のやりとり
が出来る構成になっていて、外部から入力される信号を
プログラムに従って処理するものである。マイクロコン
ピュータの信号処理を時間的に制御しているのは、クロ
ックと呼ばれるパルスである。岩披講座マイクロエレク
トロニクス マイクロコンピュータのハードウェア 森
下巖著 岩波書店刊 ８〜１９頁に説明されている如く
、クロック（第３図ａ）の４個で１サイクルの動作を行
っている。すなわちアドレス（第３図ｂ）をバスに出し
、演算器の出力データ（第３図Ｃ）は１サイクルの後半
に得られている。制御パルス（イ）、（ロ）、（ハ）、
に）はクロック（第３図ａ）から作成されるパルスであ
り、ＲＡＭ、演算器、制御回路等を制御している。
プ上に集積したＬ Ｓ Ｉ （Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ ）素子が製造されている。例
えばマイクロコンピュータと一般に呼ばれているＬＳＩ
は、内部にプログラム用メモリ、演算回路、データ用メ
モリ等を具備し、バスで互いにデジタル信号のやりとり
が出来る構成になっていて、外部から入力される信号を
プログラムに従って処理するものである。マイクロコン
ピュータの信号処理を時間的に制御しているのは、クロ
ックと呼ばれるパルスである。岩披講座マイクロエレク
トロニクス マイクロコンピュータのハードウェア 森
下巖著 岩波書店刊 ８〜１９頁に説明されている如く
、クロック（第３図ａ）の４個で１サイクルの動作を行
っている。すなわちアドレス（第３図ｂ）をバスに出し
、演算器の出力データ（第３図Ｃ）は１サイクルの後半
に得られている。制御パルス（イ）、（ロ）、（ハ）、
に）はクロック（第３図ａ）から作成されるパルスであ
り、ＲＡＭ、演算器、制御回路等を制御している。
マイクロコンピュータの低価格化、又デジタル信号処理
の大規模化、高速化に伴ない複数個のマイクロコンピュ
ータを採用したシステムの設計がよく行なわれている。
の大規模化、高速化に伴ない複数個のマイクロコンピュ
ータを採用したシステムの設計がよく行なわれている。
そのようなシステムでは、マイクロプロセッサ間でデー
タ信号を効率良く送受するために同一のクロックを用い
て動作させる事が一般に採用される。基準となる発振器
から、あるいはホストの計算機から複数のマイクロプロ
セッサにクロックを配送し、各マイクロプロセッサはこ
のクロー７りから制御パルスをＬＳＩ内部で作成して動
作している。
タ信号を効率良く送受するために同一のクロックを用い
て動作させる事が一般に採用される。基準となる発振器
から、あるいはホストの計算機から複数のマイクロプロ
セッサにクロックを配送し、各マイクロプロセッサはこ
のクロー７りから制御パルスをＬＳＩ内部で作成して動
作している。
発明が解決しようとする問題点
半導体の微細加工技術の進歩によりマイクロプロセッサ
の動作速度の上昇が著しい。これに伴いクロックの周波
数もかっての数ＭＨｚからおよそ２０ＭＨｚにまで高周
波化してきており、さらに高速になると予想される。数
十ＭＨｚのクロック信号を複数のマイクロプロセッサへ
配送すると以下に述べる問題が発生する。
の動作速度の上昇が著しい。これに伴いクロックの周波
数もかっての数ＭＨｚからおよそ２０ＭＨｚにまで高周
波化してきており、さらに高速になると予想される。数
十ＭＨｚのクロック信号を複数のマイクロプロセッサへ
配送すると以下に述べる問題が発生する。
（イ）クロック信号が空間を伝播し、他の機器に影響を
与える恐れが強い。この対策のため厳重なシールド等が
必要となる。
与える恐れが強い。この対策のため厳重なシールド等が
必要となる。
（ロ） クロック信号の配送は、同軸ケーブルか分布定
数を考慮してパターン設計したプリント基板を用いる必
要があり、複雑であるつさらに信号線路のインピーダン
ス整合を考慮しなければならない。
数を考慮してパターン設計したプリント基板を用いる必
要があり、複雑であるつさらに信号線路のインピーダン
ス整合を考慮しなければならない。
（ハ） クロック信号の送出回路は、大きな電力を必要
とする。周波数が高くなるに従ってさらに複数のマイク
ロプロセッサ間の同期について次のような問題がある。
とする。周波数が高くなるに従ってさらに複数のマイク
ロプロセッサ間の同期について次のような問題がある。
すなわち第３図により説明した如く、クロック信号（第
３図ａ）は４パルスで１サイクルを駆動している。同一
クロック信号を複数のマイクロプロセッサへ配送して動
作させても、各マイクロプロセッサで１サイクルの初め
、終りの時間が一致しない。このためマイクロプロセッ
サ間のデータの送受の効率が悪い。
３図ａ）は４パルスで１サイクルを駆動している。同一
クロック信号を複数のマイクロプロセッサへ配送して動
作させても、各マイクロプロセッサで１サイクルの初め
、終りの時間が一致しない。このためマイクロプロセッ
サ間のデータの送受の効率が悪い。
本発明はかかる点に鑑みてなされたもので、従来のクロ
ックよシも低い周波数のクロックを用いる事ができ、か
つ１サイクルの初め、終シの時間を一致させて複数のマ
イクロプロセッサを動作させ得る回路を提供する事を目
的としている。
ックよシも低い周波数のクロックを用いる事ができ、か
つ１サイクルの初め、終シの時間を一致させて複数のマ
イクロプロセッサを動作させ得る回路を提供する事を目
的としている。
問題点を解決するための手段
本発明は、デジタル信号を処理する集積回路の１個の入
力ピンに印加されるパルスを、ゲートが複数個直列接続
した回路を通過させて遅延して内部パルスを作成し、入
力ピンに印加されたパルスと内部パルスとによシ集積回
路の信号処理を制御するように構成した集積回路の制御
回路である。
力ピンに印加されるパルスを、ゲートが複数個直列接続
した回路を通過させて遅延して内部パルスを作成し、入
力ピンに印加されたパルスと内部パルスとによシ集積回
路の信号処理を制御するように構成した集積回路の制御
回路である。
作用
本発明の上記した構成によシ、単一のパルスを入力とし
て、集積回路の内部でゲート遅延と論理回路とにより制
御パルスを作成せしめる事により、個々のマイクロプロ
セッサへ配送するクロック信号の周波数を従来の７４に
低減させる。
て、集積回路の内部でゲート遅延と論理回路とにより制
御パルスを作成せしめる事により、個々のマイクロプロ
セッサへ配送するクロック信号の周波数を従来の７４に
低減させる。
実施例
第１図は本発明の実施例、また第２図はその動作を説明
するタイミング図である。集積化されたマイクロプロセ
ッサＭの入力ピン１に１サイクルの時間を周期とするク
ロック（第２図Ｃ）が入力される。インバータ群１１
、１Ｌ２１ ＆５＋ ・・曲＋ ＩＬＮ （Ｄ伝播遅延
によシインバータａＨの出力信号とじて内部クロック（
イ）（第２図ｄ）が得られる。同様に他のインバータ群
ｂ１．ｂ２．ｂ３．・・・・・・、ｂＮ及び’ ＋ ＋
’ ２ ＋ ’ ３ ＋ ””” Ｔ ＣＭによシ第
２図（ｅ） 、 （ｆ）に示す内部クロック（ロ）、（
ハ）が得られる。
するタイミング図である。集積化されたマイクロプロセ
ッサＭの入力ピン１に１サイクルの時間を周期とするク
ロック（第２図Ｃ）が入力される。インバータ群１１
、１Ｌ２１ ＆５＋ ・・曲＋ ＩＬＮ （Ｄ伝播遅延
によシインバータａＨの出力信号とじて内部クロック（
イ）（第２図ｄ）が得られる。同様に他のインバータ群
ｂ１．ｂ２．ｂ３．・・・・・・、ｂＮ及び’ ＋ ＋
’ ２ ＋ ’ ３ ＋ ””” Ｔ ＣＭによシ第
２図（ｅ） 、 （ｆ）に示す内部クロック（ロ）、（
ハ）が得られる。
クロック、及び内部クロック（イ）、（ロ）、（／→の
信号を論理回路（ＮＯＲゲート） ’ＮＯＲ＋ ｂＮＯ
Ｒ＋ ０ｙｏｎを通過させて第３図（ｄ）〜（ｇ）に示
す制御パルスを得る事ができ、この制御パルスは制御回
路２に導入される。制御回路２は演算回路３などの回路
を制御している。
信号を論理回路（ＮＯＲゲート） ’ＮＯＲ＋ ｂＮＯ
Ｒ＋ ０ｙｏｎを通過させて第３図（ｄ）〜（ｇ）に示
す制御パルスを得る事ができ、この制御パルスは制御回
路２に導入される。制御回路２は演算回路３などの回路
を制御している。
発明の効果
本発明によれば、従来のクロックのＶ４０周波数を各マ
イクロプロセッサへ配送すれば良いので、他の回路９機
器への不要副射は軽減され、またプリント基板の設計も
容易になる。さらに本発明で使用するクロックの周期は
マイクロプロセッサの１サイクルに一致し、かつクロッ
クの頭が１サイクルの始点であるので複数のマイクロプ
ロセッサ間のデータの送受も同期させられる。
イクロプロセッサへ配送すれば良いので、他の回路９機
器への不要副射は軽減され、またプリント基板の設計も
容易になる。さらに本発明で使用するクロックの周期は
マイクロプロセッサの１サイクルに一致し、かつクロッ
クの頭が１サイクルの始点であるので複数のマイクロプ
ロセッサ間のデータの送受も同期させられる。
またプロセスの変動に応じてゲート遅延時間が変動する
が、集積回路内の処理時間も同じ比率で変動するため何
ら問題とならない。
が、集積回路内の処理時間も同じ比率で変動するため何
ら問題とならない。
第１図は本発明の一実施例における集積回路の制御回路
を示す構成図、第２図はその動作を説明するタイミング
図、第３図は従来のマイクロプロセッサの動作を説明す
るタイミング図である。 １・・・−・入力ピン、２・・・・・・制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
を示す構成図、第２図はその動作を説明するタイミング
図、第３図は従来のマイクロプロセッサの動作を説明す
るタイミング図である。 １・・・−・入力ピン、２・・・・・・制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 少なくとも演算回路とメモリを内蔵する集積回路の１個
の入力ピンに印加されるパルスを、ゲートが複数個直列
接続している回路を通過させて遅延して内部パルスを作
成し、前記入力ピンに印加されるパルスと前記内部パル
スとにより集積回路の信号処理を制御するように構成し
た集積回路の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60160511A JPS6220015A (ja) | 1985-07-19 | 1985-07-19 | 集積回路の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60160511A JPS6220015A (ja) | 1985-07-19 | 1985-07-19 | 集積回路の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220015A true JPS6220015A (ja) | 1987-01-28 |
Family
ID=15716526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60160511A Pending JPS6220015A (ja) | 1985-07-19 | 1985-07-19 | 集積回路の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180216657A1 (en) * | 2015-07-23 | 2018-08-02 | Hi-Lex Corporation | Calbe joint and cable operation mechanism including the same |
-
1985
- 1985-07-19 JP JP60160511A patent/JPS6220015A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180216657A1 (en) * | 2015-07-23 | 2018-08-02 | Hi-Lex Corporation | Calbe joint and cable operation mechanism including the same |
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