JPS62199168A - Picture processor - Google Patents

Abstract

PURPOSE:To sharply reproduce a reduced picture by setting a clock of a dither pattern in the main scanning system and a clock of picture sampling in phase and reducing a picture electrically based on the intermediate tone of the dither system. CONSTITUTION:An output signal of a circuit 17 deciding a binary-coding slice level and an output signal of a dither 16-gradation slice level generating circuit 27 are selected by a selection circuit 18 and the selected signal is fed to one input of a comparator 19. Further, a video signal subjected to DC recovery by a DC recovery circuit 14 is inputted to the other input of the comparator 19. Then the video signal and the intermediate video signal binary-coded by a slice level of the dither are outputted from the comparator 19. The clock sampling the binary-coded picture and the clock controlling the dither pattern in the main scanning direction are made in phase. Thus, in reducing the picture, no stripe appears in the reduced picture and a sharp reduced picture is reproduced.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディザ方式の中間調に基づいて、電気的に画
像の縮小を行なう画像処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image processing device that electrically reduces an image based on halftones using a dither method.

［従来の技術］ ディザ方式の中間調に基づいて°ＩｒＬ気的に画像の縮
小を行なう画像処理装置には、従来、光学系による画像
縮小と、電気的に行なう画像縮小とが併用されている。[Prior Art] Image processing devices that perform optical image reduction based on halftones using a dither method have conventionally used a combination of image reduction using an optical system and electrical image reduction. .

そして、上記電気的画像縮小において、ディザパターン
を關御する２つのクロックＨＴＯ。Two clocks HTO control the dither pattern in the electrical image reduction described above.

ＨＴＩと、画像サンプリング用のクロックＶＣＬＫとが
同一のものではない、この場合でも、光学系による画像
縮小を併用する限り、画像はそれほど悪くなることがな
い。Even in this case, where the HTI and the image sampling clock VCLK are not the same, as long as image reduction using an optical system is used in combination, the image will not deteriorate so much.

しかし、コストダウン、小型化を実施した場合、光学系
による縮小を実施することが少なくなり、電気的縮小の
みによって、画像の縮小を行なうことがある。この場合
、画像に縦縞が出る等。However, when cost reduction and miniaturization are implemented, reduction by optical systems becomes less necessary, and images may be reduced only by electrical reduction. In this case, vertical stripes appear on the image.

鮮明な画像を再生することができないという問題がある
。There is a problem that clear images cannot be reproduced.

［発明の目的１ 本発明は、上記従来装置の問題点に着目してなされたも
ので、ディザ方式の中間調に基づいて電気的に画像の縮
小を行なう場合、その縮小画像を鮮明に再生することが
できる画像処理装置を提供することを目的とするもので
ある。[Objective of the Invention 1] The present invention has been made by focusing on the problems of the above-mentioned conventional device, and is capable of clearly reproducing the reduced image when electrically reducing the image based on the halftone of the dither method. The object of the present invention is to provide an image processing device that can perform the following functions.

［発明の実施例］ 第１図は、本発明の一実施例における光学系を示す図で
ある。[Embodiment of the Invention] FIG. 1 is a diagram showing an optical system in an embodiment of the invention.

この実施例において、光源の一例としての蛍光灯ｌと、
光路を変えるミラー２と、原稿６の先端を検出する原稿
先端センサ３と、原稿６の有無を検出する原稿センサ４
と、絶対白地５と、シェーディング歪みを補正するシェ
ーディング補正板７と、結像レンズ８と、ＣＣＤライン
センサ９と。In this embodiment, a fluorescent lamp l as an example of a light source,
A mirror 2 that changes the optical path, a document leading edge sensor 3 that detects the leading edge of the document 6, and a document sensor 4 that detects the presence or absence of the document 6.
, an absolute white background 5 , a shading correction plate 7 for correcting shading distortion, an imaging lens 8 , and a CCD line sensor 9 .

ＣＯＤタイミング発生回路１０とが設けられている。A COD timing generation circuit 10 is provided.

第２図は、上記実施例における画像処理部分のブロック
図である。FIG. 2 is a block diagram of the image processing section in the above embodiment.

この第２図において、画像信号のサンプリング回路１３
と、直流再生回路１４と、ＡＢＣ回路（自動背景制御回
路）１５と、画像のピーク値をホールドするピーク値ホ
ールド回路１６と、二値化のスライスレベルを決定する
スライスレベル発生回路１７と、二値化データと中間調
データとを選択する選択回路１８と、コンパレータ１９
と、８ビツトのシフトレジスタ２０とが設けられている
。In FIG. 2, an image signal sampling circuit 13
, a DC reproduction circuit 14, an ABC circuit (automatic background control circuit) 15, a peak value hold circuit 16 that holds the peak value of the image, and a slice level generation circuit 17 that determines the slice level for binarization. A selection circuit 18 for selecting value data and halftone data, and a comparator 19
and an 8-bit shift register 20 are provided.

また、画像メモリ２２と、読取った画像を画像メモリ２
２へ転送するＤＭＡａｉ１回路２１と、プログラムが記
憶されているＲＯＭ２３と、システム全体を制御するＣ
ＰＵ２４とが設けられている。In addition, the image memory 22 and the image memory 2
DMAai 1 circuit 21 that transfers the program to 2, ROM 23 that stores the program, and C
PU24 is provided.

さらに、ディザパターンのタイミングクロックを発生す
るタイミングクロック制御回路２５と、ピーク値ホール
ド回路１６の出力信号を１６階調に分圧する分圧回路２
６と、１６階調のスライスレベルを発生させるスライス
レベル発生回路２７とが設けられている。Furthermore, a timing clock control circuit 25 that generates a timing clock of a dither pattern, and a voltage dividing circuit 2 that divides the output signal of the peak value hold circuit 16 into 16 gray levels.
6, and a slice level generation circuit 27 that generates slice levels of 16 gradations.

第３図は、上記実施例においてＣＣＤラインセンサ９の
タイミングと、ビデオ信号のタイミングとを示す図であ
る。FIG. 3 is a diagram showing the timing of the CCD line sensor 9 and the timing of the video signal in the above embodiment.

この第３図において、シフトパルスは、ＣＣＤラインセ
ンサ９に蓄積された画像を出力するパルスであり、また
１次のラインの蓄積を制御するパルスである。In FIG. 3, the shift pulse is a pulse that outputs the image accumulated in the CCD line sensor 9, and is also a pulse that controls the accumulation of the primary line.

転送りロックは、ＣＣＤラインセンサ９内の画像転送を
行なうクロックである。リセットパルスは、ＣＣＤライ
ンセンサ９をリセットするパルスであり、サンプリング
クロックは、ビデオ信号のサンプリングを行なうクロッ
クである。The transfer lock is a clock for transferring images within the CCD line sensor 9. The reset pulse is a pulse that resets the CCD line sensor 9, and the sampling clock is a clock that samples the video signal.

等倍ＶＣＬＫは、等倍モードにおいて二値化された画像
をサンプリングするクロックである。また、等倍ＶＣＬ
Ｋの下に描かれているビデオ信号は１等倍モードにおけ
るビデオ信号である。The 1x VCLK is a clock that samples a binarized image in the 1x mode. Also, the same size VCL
The video signal drawn below K is the video signal in the 1-scale mode.

４１５縮小ＶＣＬＫは、縮小モードにおいて二値化され
た画像をサンプリングするクロックであり、ディザパタ
ーン制御回路２５の主走査方向のビットカウンタをコン
トロールするクロックであル、マタ、この４１５ｍ小Ｖ
ＣＬＫは、Ａ３版から８４版、８４版からＡ４版へ画像
を縮小する場合に使用するクロックである。上記４１５
縮小ＶＣＬＫの下に描かれているビデオ信号は、上記縮
小の場合におけるビデオ信号である。415 reduction VCLK is a clock that samples the binarized image in reduction mode, and is a clock that controls the bit counter in the main scanning direction of the dither pattern control circuit 25.
CLK is a clock used when reducing an image from A3 version to 84 version and from 84 version to A4 version. 415 above
The video signal drawn below the reduced VCLK is the video signal in the case of reduction.

１／３縮小ＶＣＩ、には、Ａ３版からＡ４版に縮小する
モードにおいて、二値化された画像をサンプリングする
クロックであり、ディザパターン制御回路２５の主走査
方向のビットカウンタをコントロールするクロックであ
る。The 1/3 reduction VCI is a clock that samples a binarized image in the mode of reducing from an A3 size to an A4 size, and is a clock that controls a bit counter in the main scanning direction of the dither pattern control circuit 25. be.

ビデオ信号（Ａ３版→Ａ４版）は、Ａ３版からＡ４版へ
縮小する場合におけるビデオ信号である。The video signal (A3 version→A4 version) is a video signal used when reducing the size from A3 version to A4 version.

第４図は、中間読取におけるタイミングを示す図である
。FIG. 4 is a diagram showing timing in intermediate reading.

この図において、読取スタートパルスは、読取をスター
トさせるパルスであり、このタイミングによってＤＭＡ
を開始する。ＴＣパルスは。In this figure, the read start pulse is a pulse that starts reading, and depending on this timing, the DMA
Start. TC pulse.

ＤＭＡ制御回路２１が所定のバイト数転送し、ｌライン
の転送が終ったときに出力されるパルスである。This is a pulse that is output when the DMA control circuit 21 transfers a predetermined number of bytes and transfers one line.

ＤＭＡアクノリッジ信号は、１バイト毎のＤＭＡ’！求
に対して出力される信号である。ラインカウントパルス
は、ディザパターン制御クロックＨＴ２．ＨＴ３を得る
ためのパルスである。このラインカウントパルスは、上
記ＴＣパルスとＤＭＡアクノリッジ信号とのＡＮＤによ
って得られるパルスである。The DMA acknowledge signal is DMA'! for each byte. This is the signal output in response to the request. The line count pulse is a dither pattern control clock HT2. This is a pulse to obtain HT3. This line count pulse is a pulse obtained by ANDing the TC pulse and the DMA acknowledge signal.

第５図は、中間調読取のタイミングを示す別の図である
。FIG. 5 is another diagram showing the timing of halftone reading.

この図において、符号ＨＴＯ、ＨＴＩはそれぞれディザ
パターンの主走査方向を制御するクロックである。In this figure, symbols HTO and HTI are clocks that respectively control the main scanning direction of the dither pattern.

次に、上記実施例の動作について説明する。Next, the operation of the above embodiment will be explained.

まず、蛍光灯ｌを点灯し、原稿６で反射し゛た光は、そ
の光路がミラー２で変更され１．シェーディング歪み補
正板７を介して、レンズ８によってＣＣＤラインセンサ
９上に結像する。そして、ＣＣＤティンセンサ９は、必
要なタイミングクロックをＣＣＵタイミング回路ｌＯか
ら入力し、ビデオ信号１１を出力する。First, the fluorescent lamp 1 is turned on, and the optical path of the light reflected by the document 6 is changed by the mirror 2.1. An image is formed on a CCD line sensor 9 by a lens 8 via a shading distortion correction plate 7 . The CCD tin sensor 9 receives a necessary timing clock from the CCU timing circuit 10 and outputs a video signal 11.

次に、サンプリング回路１３が上記ビデオ信号をサンプ
リングし、直流再生回路１４が直流再生し、ＡＢＣ制御
回路１５が自動地色制御し、ピークホールド回路１６が
ピークホールドする。Next, the sampling circuit 13 samples the video signal, the DC regeneration circuit 14 performs DC regeneration, the ABC control circuit 15 performs automatic ground color control, and the peak hold circuit 16 performs peak hold.

そして、分圧回路２６によって、そのピーク値が、予め
定められた１６種類の電圧に分圧され、これをディザの
スライスレベルとしている。Then, the voltage dividing circuit 26 divides the peak value into 16 predetermined voltages, which are used as dither slice levels.

次に、ディザパターンのタイミングクロック制御回路２
５が、ディザパターンの主走査方向を制御するクロック
ＨＴＯ，ＨＴＩを発生する。このディザパターンの主走
査方向を制御するクロックＨＴ　Ｏ、ＨＴ　Ｉ　Ｃコッ
クＯ−／　りは１等倍ＶＣＬＫに対するクロックである
）によって、１６種類のスライスレベルを選択する。こ
れら１６種類のスライスレベルは、予め定められたディ
ザパターン（第６図に示す）に応じて選択される。Next, the dither pattern timing clock control circuit 2
5 generates clocks HTO and HTI that control the main scanning direction of the dither pattern. Sixteen types of slice levels are selected by the clocks HTO and HTIC cock O-/ which control the main scanning direction of this dither pattern (the clocks are for 1 equal magnification VCLK). These 16 types of slice levels are selected according to a predetermined dither pattern (shown in FIG. 6).

また、通常の二値化のスライスレベルを決定する回路１
７の出力信号と、ディザの１６階調のスライスレベル発
生回路２７の出力信号とが、選択回路１Ｂによっそ選択
され、この選択回路１８の出力信号が、コンパレータ１
９の一方の入力端子に印加される。In addition, a circuit 1 that determines the slice level of normal binarization
7 and the output signal of the dither 16-gradation slice level generation circuit 27 are selected by the selection circuit 1B, and the output signal of this selection circuit 18 is output to the comparator 1.
is applied to one input terminal of 9.

さらに、直流精製回路１４によって直流再生されたビデ
オ信号が、コンパレータ１９の他方の入力端子に入力さ
れる。Furthermore, the video signal DC-regenerated by the DC purification circuit 14 is input to the other input terminal of the comparator 19 .

すなわち、コンパレータ１９において、選択回路１８の
出力信号がスライスレベルになり、直流再生されたビデ
オ信号がスライスされる。つまり、ビデオ信号とディザ
のスライスレベルとによって、コンパレータ１９からは
二値化された中間調ビデオ信号が出力される。That is, in the comparator 19, the output signal of the selection circuit 18 becomes the slice level, and the DC reproduced video signal is sliced. That is, the comparator 19 outputs a binarized halftone video signal based on the video signal and the dither slice level.

ところで、電気的に画像の縮小を行なう場合、たとえば
、Ａ３版から８４版に縮小する場合、または、８４版か
らＡ４版に縮小する場合、５ビツトのビデオ信号のうち
、その１ビツトを間引く。Incidentally, when electrically reducing an image, for example, when reducing an A3 size to an 84th size, or when reducing an 84th size to an A4 size, one bit of the 5-bit video signal is thinned out.

また、Ａ３版からＡ４版に縮小する場合、３ビツトのビ
デオ信号のうち、その１ビツトを間引く。Furthermore, when reducing the A3 size to the A4 size, 1 bit of the 3-bit video signal is thinned out.

第３図に示す等倍ＶＣＬＫは、等倍にするときのビデオ
クロックであり、４１５縮小ＶＣＬＫは、４１５に縮小
するときのビデオクロックであり、１／３縮小ＶＣＬＫ
は、１／３に縮小するときのビデオクロックである・ ＶＣＬＫは、二値化された画像をサンプリングするクロ
ック 上記実施例は、第５図に示すように、二値化された画像
をサンプリングするクロック（つまり、ＶＬＣＫ）と、
ディザパターンの主走査方向を制御するクロック（つま
り、１６種のスライスレベルを選択するクロック）とを
、同相にしている。The 1-size VCLK shown in FIG. 3 is the video clock when scaling to the same size, 415 reduced VCLK is the video clock when reduced to 415, and 1/3 reduced VCLK
is the video clock when reducing to 1/3 VCLK is the clock for sampling the binarized image In the above embodiment, as shown in FIG. 5, the binarized image is sampled. clock (i.e. VLCK) and
The clock that controls the main scanning direction of the dither pattern (that is, the clock that selects 16 slice levels) is in phase.

これによって、画像の縮小を行なった場合に、その縮小
画像に縞が出なくなる。したがって、鮮明な縮小画像を
再生することができる。This prevents stripes from appearing in the reduced image when the image is reduced. Therefore, a clear reduced image can be reproduced.

［発明の効果］ 本発明によれば、ディザ方式の中間調に基づいて電気的
に画像の縮小を行なう場合、その縮小画像を鮮明に再生
することがでさるという効果を有する。[Effects of the Invention] According to the present invention, when an image is electrically reduced based on the halftone of the dither method, the reduced image can be reproduced clearly.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は１本発明の一実施例における光学系を示す図で
ある。 第２図は、上記実施例における画像処理部分のブロック
図である。 第３図は、上記実施例におけるＣＣＤラインセンサのタ
イミングとビデオ信号のタイミングとを示す図である。 第４図、第５図は、それぞれ、上記実施例における中間
調読取のタイミングを示す図である。 第６図は、ディザパターンの一例を示す図である。 ９・・・ＣＣＤラインセンサ、 １３・・・サンプリング回路、 １５・・・ＡＢＣ制御回路、 １６・・・ピーク値ホールド回路。 １７・・・二値化のスライスレベル発生回路、１８・・
・選択回路、 ２６・・・分圧回路。 ２７・・・１６階調のスライスレベル発生回路。FIG. 1 is a diagram showing an optical system in one embodiment of the present invention. FIG. 2 is a block diagram of the image processing section in the above embodiment. FIG. 3 is a diagram showing the timing of the CCD line sensor and the timing of the video signal in the above embodiment. FIG. 4 and FIG. 5 are diagrams showing the timing of halftone reading in the above embodiment, respectively. FIG. 6 is a diagram showing an example of a dither pattern. 9... CCD line sensor, 13... Sampling circuit, 15... ABC control circuit, 16... Peak value hold circuit. 17... Binarization slice level generation circuit, 18...
- Selection circuit, 26... voltage divider circuit. 27...16 gradation slice level generation circuit.

Claims (1)

【特許請求の範囲】[Claims] ディザ方式の中間調に基づいて画像の縮小を行なう画像
処理装置において、ディザパターンの主走査方向のクロ
ックと、画像のサンプリングのクロックとを同相に設定
することを特徴とする画像処理装置。An image processing apparatus that reduces an image based on halftones using a dither method, characterized in that a clock in the main scanning direction of the dither pattern and a clock for sampling the image are set to be in phase.