JPS62195931A - Viterbi decoder - Google Patents

Abstract

PURPOSE:To improve the decoding processing speed by storing a node number in a trace memory and stopping the tracing at the point of time of the first coincidence when the node number obtained at the tracing is coincident with the node number at one preceding decoding cycle. CONSTITUTION:A bus select signal (d) is outputted from an ACS circuit 12, a trace start node number (f) is outputted from a minimum bus metric detection circuit 13 and a node number (g) is calculated at a node number calculation section 20. Then each node number is written in a trace memory 17 and compared with the content shifting the trace memory at the preceding decoding cycle by one stage. When the node number at the preceding decoding cycle is coincident with the node number of the present decoding cycle, the succeeding tracing is stopped and a decoding output is obtained while the preceding node number from the last node number at the preceding decoding cycle is used as the last node number of the tracing at the present decoding cycle.

Description

【発明の詳細な説明】 〔概要〕 ノード番号とこのノード番号に対応するパスメモリの内
容とによって、このノード番号で生き残りとして選択さ
れた側のノード番号を求めることを繰り返して、最後に
到達したノード番号から復号出力を得るパストレース方
式を適用したビタビ復号器に於いて、１復号サイクル前
のノード番号と一致するノード番号に於いてトレースを
打ち切るパストレース制御部を設けたものであり、誤り
率が極端に悪くならない限り、２回以下程度のトレース
でノード番号が一致することになり、復号速度を向上す
ることができる。[Detailed Description of the Invention] [Summary] Based on the node number and the contents of the path memory corresponding to this node number, the node number of the side selected as a survivor with this node number is repeatedly determined, and the node number reached at the end is determined. A Viterbi decoder that uses a path tracing method to obtain decoded output from node numbers is equipped with a path trace control unit that aborts tracing at a node number that matches the node number one decoding cycle before. As long as the rate does not become extremely bad, the node numbers will match in about two traces or less, and the decoding speed can be improved.

〔産業上の利用分野〕[Industrial application field]

本発明は、バストレース方式を適用したビタビ復号器に
関するものである。The present invention relates to a Viterbi decoder that uses a bus trace method.

ビタビ復号器（Ｖ　ｉ　ｔｅｒｂｔ　　Ｄ　ｅｃｏｄｅ
ｒ）は、畳み込み符号の最尤復号法に使用されるもので
あり、既知の複数個の符号系列のうち、受信符号系列に
最も符号距離が近いバスを最尤バスとして選択し、この
選択されたバスに対応して復号データを得るものであり
、誤り訂正能力が高いことから、衛星通信等の復号器と
して使用されている。Viterbi decoder
r) is used in the maximum likelihood decoding method for convolutional codes, in which a bus having the closest code distance to the received code sequence is selected as the maximum likelihood bus from among a plurality of known code sequences, and this selected bus is It is used as a decoder for satellite communications, etc., because it obtains decoded data in response to a bus connected to a satellite, and has a high error correction ability.

〔従来の技術〕[Conventional technology]

ビタビ復号器は、分配器とＡＣＳ回路とパスメモリとを
主要素として構成され、ＡＣＳ回路は、加算器（Ａｄｄ
ｅｒ）と比較器（Ｃｏｍｐａｒａｔｏｒ　）とセレクタ
（Ｓ　ｅｌｅｃｔｏｒ）とから構成されている。分配器
は、受信装置の復調出力の受信符号からブランチメトリ
ックを計算するものであり、そのブランチメトリックは
ＡＣＳ回路に加えられて、１シンボル前のパスメトリッ
クと加算され、加算結果は新しいパスメトリックとなり
、これらのパスメトリックの比較により小さい方を最尤
パスのパスメトリックとし、そのパスメトリックとパス
セレクト信号とが出力される。パスメモリは、ＡＣ５回
路からのパスセレクト信号が加えられて、最尤バスの経
歴が記憶されるもので、セレクタとフリップフロップと
からなるパスメモリセルを多段に接続した構成、又はラ
ンダムアクセスメモリが用いられる。The Viterbi decoder consists of a distributor, an ACS circuit, and a path memory as the main elements, and the ACS circuit has an adder (Add
er), a comparator (Comparator), and a selector (Selector). The distributor calculates a branch metric from the received code of the demodulated output of the receiving device, and the branch metric is added to the ACS circuit and added to the path metric of one symbol before, and the addition result becomes a new path metric. By comparing these path metrics, the smaller one is determined as the path metric of the maximum likelihood path, and the path metric and path select signal are output. The path memory stores the history of the maximum likelihood bus by applying the path select signal from the AC5 circuit, and has a configuration in which path memory cells consisting of selectors and flip-flops are connected in multiple stages, or a random access memory. used.

このようなどタビ復号器に於いては、符号の拘束長を大
きくする程、誤り訂正能力が太き（なるものであるが、
回路規模が指数関数的に増大するので、通常は、３〜７
程度の拘束長が採用されている。In such a Tabi decoder, the larger the code constraint length, the greater the error correction ability (although it is true that
Since the circuit scale increases exponentially, it is usually 3 to 7
A restraint length of approximately

例えば、受信符号の符号化率が１／２、拘束長が４の場
合に、その受信符号を８値軟判定で判定すると、直交変
調信号の復調出力信号１．Ｑは、それぞれ３ビツト構成
の判定出力となり、合計で６ビツトが分配器に入力され
る。分配器では、前述のようにブランチメトリックを計
算するものであり、　（Ｔ＋Ｑ）、　　（１＋Ｑ）、　
　（１＋Ｑ）、　　（Ｔ＋Ｇｌ）のＯ〜１４を示す４ビ
ツト構成の４種類のブランチメトリックが出力される。For example, when the coding rate of the received code is 1/2 and the constraint length is 4, if the received code is determined by 8-level soft decision, the demodulated output signal of the orthogonal modulated signal is 1. Q is a judgment output of 3 bits each, and a total of 6 bits are input to the distributor. The distributor calculates the branch metric as described above, (T+Q), (1+Q),
Four types of branch metrics of 4-bit configuration indicating 0 to 14 of (1+Q) and (T+Gl) are output.

又ＡＣＳ回路は、拘束長をＫとすると、２に一１個のＡ
ＣＳ部から構成されるもので、Ｋ＝４の場合には、８個
のＡＣＳ部から構成されることになる。各ＡＣＳ部では
、このブランチメトリックと１シンボル前のパスメトリ
ックとを加算器で加算して新しいパスメトリックとし、
比較者で新しいパスメトリックを比較して小さい方を選
択するバスセレクト信号を出力すると共に、このバスセ
レクト信号によってセレクタを制御してパスメトリック
を出力する。この場合、パスメトリックが次第に大きい
値となるから、成る闇値となると、演算結果がオーバフ
ローしないように正規化処理が行われる。Also, in the ACS circuit, if the constraint length is K, then 1 in 2 A
It is composed of a CS section, and when K=4, it is composed of eight ACS sections. In each ACS unit, this branch metric and the path metric one symbol before are added together using an adder to obtain a new path metric.
A comparator outputs a bus select signal for comparing new path metrics and selecting the smaller one, and also controls a selector using this bus select signal to output a path metric. In this case, since the path metric gradually increases in value, normalization processing is performed to prevent the calculation result from overflowing when it reaches a dark value.

８個のＡＣＳ部からそれぞれ出力されるパスセレクト信
号はパスメモリに加えられ、最尤パスの経歴が記憶され
、パスメトリックが最小となる経歴のパスメモリの内容
が復号出力となる。The path select signals output from each of the eight ACS units are added to the path memory, the history of the most likely path is stored, and the contents of the path memory of the history with the minimum path metric become the decoded output.

第１４図は従来例のパスメモリのブロック図を示し、拘
束長に＝３の場合を例として示すものである。同図に於
いて、４１〜４４はＡＣＳ部、ＭＳｌｌ〜ＭＳ４３はパ
スメモリセルである。このパスメモリは、３段のみ示し
であるが、通常は拘束長の５或いは６倍程度の段数が用
いられる。又パスメモリセルＭＳｉ　ｊ　　（ｉ、ｊ＝
ｌ、’ｌ、３゜・・・）は、下方に拡大して示すように
、それぞれセレクタ４４とフリップフロップ４５とから
構成されている。セレクタ４４はＡＣＳ部からのバスセ
レクト信号によって選択動作し、その選択出力をフリッ
プフロップ４５のデータ端子りに加えるもので、クロッ
ク端子ＣＫにクロック信号が加えられ、出力端子Ｑから
の出力信号が次段の２個のパスメモリセルに加えられる
。FIG. 14 shows a block diagram of a conventional path memory, taking as an example the case where the constraint length is 3. In the figure, 41 to 44 are ACS sections, and MSll to MS43 are path memory cells. Although only three stages of this path memory are shown, the number of stages approximately five or six times the constraint length is normally used. Moreover, the path memory cell MSi j (i, j=
1, 'l, 3°, . . . ) are each composed of a selector 44 and a flip-flop 45, as shown enlarged downward. The selector 44 is selectively operated by the bus select signal from the ACS section, and its selection output is applied to the data terminal of the flip-flop 45. A clock signal is applied to the clock terminal CK, and the output signal from the output terminal Q becomes the next one. Added to the two pass memory cells of the stage.

初段のパスメモリセルＭＳ　１１．ＭＳ２１．ＭＳ３１
．ＭＳ４１は、′０”、“１″　１１０１１゜“１”が
それぞれ初段入力として加えられ、バスセレクト信号に
対応して順次内部状態を遷移させるようにシフトされる
ことになる。即ち、復号サイクル毎にＡＣＳ部４１〜４
４で生き残りバスと判定した側のパスメモリセルの内容
を、パスセレクト信号を用いて転送することになる。First stage pass memory cell MS 11. MS21. MS31
．． The MS 41 receives '0', '1' and '1' as initial stage inputs, and is shifted so as to sequentially transition its internal state in response to the bus select signal. That is, every decoding cycle ACS Department 41-4
The contents of the path memory cell on the side determined to be the surviving bus in step 4 are transferred using the path select signal.

又第１５図は、ランダムアクセスメモリ　（ＲＡＭ）を
用いて構成した従来のパスメモリを示すものであり、５
１は初段入力設定部、５２．５３はランダムアクセスメ
モリ　（ＲＡＭ）　、ＡＤはアドレス入力端子、ＤＩは
データ入力端子、Ｄｏはデータ出力端子、５４は多数決
回路等からなる出力処理部である。Furthermore, FIG. 15 shows a conventional path memory configured using random access memory (RAM).
Reference numeral 1 denotes a first stage input setting section, 52 and 53 random access memory (RAM), AD an address input terminal, DI a data input terminal, Do a data output terminal, and 54 an output processing section including a majority circuit and the like.

このパスメモリは、２個のメモリを用いて多重化したも
のであり、例えば、前述のパスメモリの成るパスメモリ
セルに相当する成るノード番号■に於いて、メモリ５２
のアドレスに、Ｌ　Ｉ／２Ｊと、２に一’　＋　Ｌ　Ｉ
／２Ｊとのうちの生き残りとして選択された方のノード
番号を設定し、又メモリ５３のアドレスに■を設定して
、メモリ５２のデータ出力端子ＤＯからメモリ５３のデ
ータ入力端子ＤＩにデータ（パス情報）を転送する。こ
れを全ノードについて行い、出力処理部５４から復号出
力を導出する０次の復号サイクルでは、メモリ５３のデ
ータ出力端子Ｄｏからメモリ５２のデータ入力端子ＤＩ
にデータ（パス情報）を転送する。なお、前述のＬＩ／
２Ｊは、Ｉ／２を超えない最大の整数を示すガウス記号
である。This path memory is a multiplexed memory using two memories. For example, in the node number {circle around (2)} which corresponds to the path memory cell comprising the aforementioned path memory, the memory 52
At the address of , L I/2J and 2 to 1' + L I
/2J is set as the node number selected as the survivor, and ■ is set in the address of the memory 53, and the data (path) is transferred from the data output terminal DO of the memory 52 to the data input terminal DI of the memory 53. information). This is done for all nodes, and in the 0th order decoding cycle in which the decoded output is derived from the output processing unit 54, the data output terminal Do of the memory 53 is connected to the data input terminal DI of the memory 52.
Transfer data (path information) to . In addition, the above-mentioned LI/
2J is a Gaussian symbol indicating the largest integer not exceeding I/2.

又パスメモリに記憶されたパス選択情報を遡ることによ
り、最尤パスを決定するパストレース方式が提案されて
いる。このパストレース方式は、ノード番号とそのノー
ド番号に対応したパスメモリの内容とにより、そのノー
ドに於いて生き残りとして選択された側のノード番号を
求め、これを繰り返して、パスメモリの最後に到達した
時のノード番号から復号出力を得る方式である。Furthermore, a path tracing method has been proposed in which the most likely path is determined by tracing path selection information stored in a path memory. This path tracing method uses the node number and the contents of the path memory corresponding to that node number to find the node number of the node selected as the survivor, and repeats this process until the end of the path memory is reached. This method obtains the decoded output from the node number at the time of decoding.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

前述の第１４図に示す従来例に於いては、パスメモリセ
ルが、セレクタ４４とフリップフロップ４５とからなる
構成であるから、ランダムアクセスメモリのように集積
回路化することが困難である欠点がある。In the conventional example shown in FIG. 14, the path memory cell has a configuration consisting of a selector 44 and a flip-flop 45, so it has the disadvantage that it is difficult to integrate it into an integrated circuit like a random access memory. be.

又第１５図に示す従来例に於いては、ランダムアクセス
メモリを用いることにより、集積回路化したパスメモリ
を構成することができるが、多重化している為に、例え
ば、拘束長７の復号器を構成する場合に、１復号サイク
ル当りメモリ５２゜５３を６４回アクセスする必要があ
る。従って、復号処理速度を向上することが困難である
欠点がある。又多重度を低下させてアクセス回数を減少
させることも考えられるが、その場合はメモリの個数が
増加することになる。In the conventional example shown in FIG. 15, it is possible to construct an integrated circuit path memory by using a random access memory, but since it is multiplexed, for example, a decoder with a constraint length of 7 cannot be used. , it is necessary to access the memories 52 and 53 64 times per decoding cycle. Therefore, there is a drawback that it is difficult to improve the decoding processing speed. It is also possible to reduce the number of accesses by lowering the degree of multiplicity, but in that case the number of memories will increase.

又前述の従来のパストレース方式は、パスメモリの段数
に対応してノード番号の演算を繰り返すことにより、最
尤パスのトレースを行うものであるから、パスメモリに
対するアクセス回数が多くなり、復号処理速度を向上す
ることが困難である欠点がある。Furthermore, in the conventional path tracing method described above, the maximum likelihood path is traced by repeating node number calculations corresponding to the number of stages in the path memory, which increases the number of accesses to the path memory and slows down the decoding process. The disadvantage is that it is difficult to increase the speed.

本発明は、１復号サイクル当りのメモリへのアクセス回
数を少なくして、復号処理速度を向上させることを目的
とするものである。The present invention aims to improve the decoding processing speed by reducing the number of accesses to memory per decoding cycle.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のビタビ復号器は、パストレース方式を適用し、
パスメモリへのアクセス回数を少なくしたものであり、
第１図を参照して説明する。The Viterbi decoder of the present invention applies a path tracing method,
This reduces the number of accesses to the path memory.
This will be explained with reference to FIG.

受信符号からブランチメトリックを求める分配器１と、
この分配器１からのブランチメトリックと１シンボル前
のパスメトリックとを加算し、その加算出力の新たなパ
スメトリック及びこのパスメトリックの比較による最尤
パス選択を行うパスセレクト信号とを出力するＡＣ５回
路２と、パスセレクト信号を記憶するパスメモリ３と、
トレースを行ったノード番号を記憶するトレースメモリ
５と、ノード番号に対応するパスメモリ３の読出内容と
そのノード番号とにより、そのノードに於ける生き残り
として選択された側のノード番号を求めることを繰り返
し、トレースメモリ５に記憶された１復号サイクル前の
ノード番号と一致した時にトレースを打ち切るように制
御するパストレース制御部４とを備えたもので、このパ
ストレース制御部４から復号出力が導出される。a distributor 1 that obtains a branch metric from the received code;
AC5 circuit that adds the branch metric from the distributor 1 and the path metric of one symbol before, and outputs a new path metric of the addition output and a path select signal that performs maximum likelihood path selection by comparing this path metric. 2, a path memory 3 that stores a path select signal,
From the trace memory 5 that stores the traced node number, the read contents of the path memory 3 corresponding to the node number, and the node number, the node number of the node selected as the survivor in that node is determined. It is equipped with a path trace control unit 4 that repeatedly controls the trace to be terminated when it matches the node number of one decoding cycle before stored in the trace memory 5, and the decoded output is derived from this path trace control unit 4. be done.

〔作用〕[Effect]

成る復号サイクルに於ける最尤パスと、その前の復号サ
イクルに於ける最尤パスとは殆ど同一となる確率が高い
ものである。従って、ノード番号をトレースメモリ５に
記憶しておいて、トレース時に求めたノード番号と１復
号サイクル前のノード番号とが一致すると、それ以降の
ノード番号が一致することになるから、最初に一致した
時点でトレースを打ち切ることができる。即ち、最後ま
でトレースを行わないことにより、パスメモリに対する
アクセス回数を少なくすることが可能となり、復号処理
速度を向上することができる。There is a high probability that the maximum likelihood path in one decoding cycle is almost the same as the maximum likelihood path in the previous decoding cycle. Therefore, if the node number is stored in the trace memory 5 and the node number obtained during tracing matches the node number one decoding cycle before, the subsequent node numbers will match. You can abort the trace at that point. That is, by not tracing to the end, it is possible to reduce the number of accesses to the path memory, and it is possible to improve the decoding processing speed.

〔実施例〕〔Example〕

以下図面を参照して本発明の実施例について詳細に説明
する。Embodiments of the present invention will be described in detail below with reference to the drawings.

第２図は本発明の実施例のブロック図であり、１１は分
配器、１２はＡＣＳ回路、１３は最小パスメトリック検
出回路、１４はタイミング発生回路、１５はバストレー
ス制御部、１６はパスメモリ、１７はトレースメモリ、
１８はトレースステート制御回路、１９はマルチプレク
サ（ＭＰＸ）、２０はノード番号計算部、２１は比較部
、２２はポインタ制御部、２３はトレースアドレスカウ
ンタ、２４．２６はアドレス制御部、２５．２７はデー
タ制御部である。タイミング発生回路１４は、高速クロ
ック信号とデータクロック信号とにより、各部に供給す
るクロック信号及びタイミング信号を出力するものであ
る。又分配器１１は、受信符号ａからブランチメトリッ
クを計算し、このブランチメトリックｂをＡＣ５回路１
２に加えるものである。FIG. 2 is a block diagram of an embodiment of the present invention, in which 11 is a distributor, 12 is an ACS circuit, 13 is a minimum path metric detection circuit, 14 is a timing generation circuit, 15 is a bus trace control section, and 16 is a path memory. , 17 is a trace memory,
18 is a trace state control circuit, 19 is a multiplexer (MPX), 20 is a node number calculation section, 21 is a comparison section, 22 is a pointer control section, 23 is a trace address counter, 24.26 is an address control section, and 25.27 is a This is the data control section. The timing generation circuit 14 outputs a clock signal and a timing signal to be supplied to each section using a high-speed clock signal and a data clock signal. Further, the distributor 11 calculates a branch metric from the received code a, and sends this branch metric b to the AC5 circuit 1.
This is in addition to 2.

ＡＣＳ回路１２は、受信符号ａの拘束長Ｋに対応した数
の加算器、比較器及びセレクタから構成され、タイミン
グ発生回路１４からのタイミング信号Ｃに従って動作し
、ブランチメトリックｂと１シンボル前のパスメトリッ
クと加算器で加算し、その加算出力の新たなパスメトリ
ンクを比較器で比較し、小さい方のパスメトリックをセ
レクタから出力し、そのパストリックｅを最小パスメト
リック検出回路１３に加え、又比較器に於ける比較結果
を示すパスセレクト信号ｄをマルチプレクサ１９及びノ
ード番号計算部２０に加える。トレースステート制御回
路１８は、タイミング発生回路１４からのタイミング信
号により動作し、比較部２１からの一致検出信号ｉによ
ってトレースステートの切替えを行うものである。The ACS circuit 12 is composed of a number of adders, comparators, and selectors corresponding to the constraint length K of the received code a, operates according to the timing signal C from the timing generation circuit 14, and operates according to the branch metric b and the path one symbol before. The metric is added with an adder, the new path metric link of the added output is compared with a comparator, the smaller path metric is output from the selector, and the path metric e is added to the minimum path metric detection circuit 13, and A path select signal d indicating the comparison result in the comparator is applied to the multiplexer 19 and the node number calculation section 20. The trace state control circuit 18 operates in response to a timing signal from the timing generation circuit 14 and switches the trace state in response to a coincidence detection signal i from the comparator 21.

又ポインタ制御部２２は、復号サイクル毎にパスメモリ
１６とトレースメモリ１７との先頭アドレスを示すポイ
ンタを１段シフトさせるものであり、それによってトレ
ースアドレスカウンタ２３からトレース時のアドレス信
号が出力される。アドレス制御部２４からパスメモリ１
６に対して書込イネーブル信号や読出イネーブル信号等
の制御信号ｊとアドレス信号にとが加えられ、パスメモ
ＩＪ１６からの読出データｌはデータ制御部２５に転送
され、又データ制御部２５を介して書込データ！がパス
メモリ１６に加えられる。又アドレス制御部２６からト
レースメモリ１７に、書込イネーブル信号や読出イネー
ブル信号等の制御信号ｍとアドレス信号ｎとが加えられ
、データ制御部２７とトレースメモリ１７との間でデー
タ（ノード番号）Ｏが転送される。読出されたノード番
号りはデータ制御部２７を介して比較部２１に加えられ
、ノード番号計算部２０で計算されたノード番号ｇと比
較され、比較一致信号ｊはトレースステート制御回路１
８に加えられる。Further, the pointer control unit 22 shifts the pointer indicating the start address of the path memory 16 and the trace memory 17 by one stage for each decoding cycle, so that the trace address counter 23 outputs an address signal at the time of tracing. . From the address control unit 24 to the path memory 1
6 is added to a control signal j such as a write enable signal or a read enable signal and an address signal, and the read data l from the pass memo IJ 16 is transferred to the data control section 25, and via the data control section 25. Write data! is added to the path memory 16. Further, a control signal m such as a write enable signal and a read enable signal and an address signal n are applied from the address control unit 26 to the trace memory 17, and data (node number) is transferred between the data control unit 27 and the trace memory 17. O is transferred. The read node number is applied to the comparison unit 21 via the data control unit 27 and compared with the node number g calculated by the node number calculation unit 20, and the comparison match signal j is sent to the trace state control circuit 1.
Added to 8.

受信符号ａが入力され、パスメモリ１６にパスセレクト
信号を書込む処理については従来例と同様である。この
パスメモリ１６及びトレースメモリ１７は通常のランダ
ムアクセスメモリにより構成されており、第３図に示す
ように、ポインタによってパスメモリ１６及びトレース
メモリ１７の先頭アドレスが指定される。The process of inputting the received code a and writing the path select signal to the path memory 16 is the same as in the conventional example. The path memory 16 and the trace memory 17 are constituted by ordinary random access memories, and as shown in FIG. 3, the start addresses of the path memory 16 and the trace memory 17 are designated by pointers.

このポインタは、ポインタ制御部２２によって制御され
、復号サイクル毎にポインタ進行方向に１段シフトされ
る。パスメモリ１６及びトレースメモリ１７のポインタ
によって指示された先頭アドレスに、パスセレクト信号
及び開始ノード番号が加えられる。トレース方向は、ポ
インタ進行方向と反対方向であり、ポインタによって指
示された先頭アドレスから開始され、トレースアドレス
カウンタからのアドレス信号に従って、前の復号サイク
ルに於けるパスセレクト信号及びノード番号が読出され
る。パスメモリ１６及びトレースメモリ１７の物理アド
レスは、トレース論理アドレスとポインタによる先頭ア
ドレスとの、パスメモリ長を法とする和となる。その為
、パスメモリ長は２ｆｉ段にすることが望ましい。This pointer is controlled by the pointer control unit 22 and is shifted by one step in the pointer advancing direction every decoding cycle. A path select signal and a start node number are added to the start address indicated by the pointers in the path memory 16 and trace memory 17. The trace direction is opposite to the pointer advancing direction, starting from the first address indicated by the pointer, and the path select signal and node number in the previous decoding cycle are read out according to the address signal from the trace address counter. . The physical addresses of the path memory 16 and the trace memory 17 are the sum of the trace logical address and the start address determined by the pointer, modulo the path memory length. Therefore, it is desirable that the path memory length be 2fi stages.

第４図はパストレース説明図であり、ノード番号０〜７
（拘束長に＝４の場合）のノードに於いて、任意のノー
ドを選定してトレースを開始することができるものであ
るが、パスメトリック最小ノードが望ましいものである
。第４図に於いては、パスメトリック値が８２．７８，
７６．６４゜６２のうちの最小となる６２のノード番号
７が、トレース開始ノードとして選定さている。Figure 4 is an explanatory diagram of path tracing, with node numbers 0 to 7.
(When constraint length = 4), it is possible to select any node and start tracing, but the node with the minimum path metric is preferable. In Figure 4, the path metric value is 82.78,
The node number 7, which is the smallest of 62 out of 76.64°62, is selected as the trace start node.

トレース開始ノード番号Ｎ０゜、このノード番号Ｎ０゜
に対応するパスメモリ１６の内容をＳＰｏ。とすると、
この時点でノード番号Ｎ０゜に対応するＡＣＳ回路１２
は、ノード番号Ｎｏｔを からの遷移を生き残りパスとして選択したことを意味す
ることになり、次はこのノード番号ＮＯ＋に対応するパ
スメモリ１６の内容のパスセレクト信号ＰＳｏ＋を読出
す。このような操作を繰り返すものである。なお、Ｌ　
Ｎ　ｏｏ／　２　Ｊは、前述と同様に、Ｎｏｏ／２を超
えない最大の整数を意味するものである。The trace start node number N0° and the contents of the path memory 16 corresponding to this node number N0° are SPo. Then,
At this point, the ACS circuit 12 corresponding to node number N0°
means that the transition from node number Not is selected as the surviving path, and next the path select signal PSo+ of the contents of the path memory 16 corresponding to this node number NO+ is read. Such operations are repeated. In addition, L
Noo/2J means the largest integer not exceeding Noo/2, as described above.

第４図に於いて、ステップ１は、パスメトリック最小の
ノード番号Ｎ０゜＝７と、それに対応するパスメモリ１
６の内容として、最新のパスセレクト信号ＳＰ、。の“
ｌ”とがノード番号計算部２０に読込まれて、（１）式
に従った演算が行われ、４×１＋３−７となるから、ノ
ード番号Ｎ、、＝７が算出されることになる。In FIG. 4, step 1 is to select the node number N0゜=7 with the minimum path metric and the corresponding path memory 1.
6, the latest path select signal SP. of"
1'' is read into the node number calculation unit 20, and the calculation according to equation (1) is performed, resulting in 4×1+3−7, so that the node number N, . . . =7 is calculated.

次のステップ２は、このノード番号Ｎｏ＋＝７に対応す
るパスメモリ１６の内容のパスセレクト信号Ｓ　Ｐ　ｏ
ｒの“１゛が読出されて、ノード番号Ｎ０２＝７が算出
される。次のステップ３は、ノード番号Ｎ０２に対応す
るパスメモリ１６の内容のパスセレクト４言号５Ｐｏｔ
の“０”が読出されて、ノード番号Ｎ。３＝３が算出さ
れる。以下同様にして、ステップ８で、ノード番号Ｎ。The next step 2 is to select the path select signal S P o of the contents of the path memory 16 corresponding to this node number No+=7.
"1" of r is read out and node number N02=7 is calculated.The next step 3 is to select the path select 4 word 5Pot of the contents of the path memory 16 corresponding to node number N02.
"0" is read out, and the node number N. 3=3 is calculated. Similarly, in step 8, the node number N is determined.

１ｌ＝４が算出される。1l=4 is calculated.

このノード番号Ｎｏ８””４がトレース最後の場合に、
４＝“１００″であるから、そのＬＳＢ　（最下位ビッ
ト）の“０”が復号出力となる。そして、ステップ１〜
８に於けるノード番号が、各ステップ毎にトレースメモ
リ１７に書込まれる。If this node number No. 8""4 is the last trace,
4="100", the LSB (least significant bit) of "0" becomes the decoded output. And step 1~
8 is written to the trace memory 17 at each step.

一般に、ビタビ復号器に於いては、成る復号サイクルで
得られる最尤パスは、その前の復号サイクルに於ける最
尤パスとほぼ同一である確率が高いものである。換言す
ると、前回の復号サイクルに於ける最尤パスを１段シフ
トし、それに１回分の遷移を追加したものと同一となる
確率が高いものである。Generally, in a Viterbi decoder, there is a high probability that the maximum likelihood path obtained in a given decoding cycle is almost the same as the maximum likelihood path in the previous decoding cycle. In other words, there is a high probability that it will be the same as the maximum likelihood path in the previous decoding cycle shifted by one stage and one transition added to it.

第５図はバストレース説明図であり、第４図の復号サイ
クルの次の復号サイクルに於けるパストレースを示すも
のである。パスメモリの内容は、先頭に最新のパスセレ
クト信号が加えられることにより、第４図に示す内容を
１段シフトしたものとなる。又この復号サイクルに於け
るパスメトリック値が、１９．１８．１４，５．０のう
ちの最小の０のノード番号１からトレースが開始される
。第４図と同様にノード番号を求めると、ステップ１〜
８に於いて、Ｎｅｏ＝Ｏ、Ｎｏｔ　＝　４　、　Ｎｏｚ
＝６、Ｎ０３＝７．Ｎｏａ−３，Ｎｏ５＝　１．ＮＯ＆
＝０゜ＮＯ？＝０．Ｎｏａ−０となる。そして、最後の
ノード番号Ｎｅｗ＝Ｏであるから、そのＬＳＢの“０”
を復号出力とするものである。FIG. 5 is an explanatory diagram of a bus trace, showing a path trace in a decoding cycle following the decoding cycle of FIG. 4. The contents of the path memory become the contents shown in FIG. 4 shifted by one step by adding the latest path select signal to the beginning. Further, the trace is started from node number 1 where the path metric value in this decoding cycle is the smallest 0 among 19, 18, 14, and 5.0. If you calculate the node number in the same way as in Figure 4, step 1~
8, Neo = O, Not = 4, Noz
=6, N03=7. Noa-3, No5=1. NO&
=0°NO? =0. It becomes Noa-0. Then, since the last node number New=O, its LSB is “0”
is the decoded output.

各ノード番号をトレースメモリ１７に書込むものである
が、前回の復号サイクルに於けるトレースメモリを１段
シフトした内容と比較すると、３回目でノード番号７が
一致することになり、それ以降のノード番号は総て同一
となる。即ち、前回の復号サイクルに於けるノード番号
と、今回の復号サイクルに於けるノード番号とが一致し
た時に、それ以降のトレースを打ち切り、前回の復号サ
イクルに於ける最後のノード番号から１段前のノード番
号を、今回の復号サイクルに於けるトレースの最後のノ
ード番号として復号出力を得ることができる。Each node number is written to the trace memory 17, but when compared with the content of the trace memory shifted by one stage in the previous decoding cycle, node number 7 matches in the third decoding cycle, and subsequent node numbers are all the same. That is, when the node number in the previous decoding cycle and the node number in the current decoding cycle match, the subsequent trace is discontinued and the trace is traced one step before the last node number in the previous decoding cycle. The decoding output can be obtained by using the node number as the last node number of the trace in the current decoding cycle.

このようなトレース過程に於いて、ノード番号計算部２
０で算出したノード番号ｇと、トレースメモリ１７から
読出した前回の復号サイクルに於けるノード番号りとを
比較部２１で比較し、不一致の場合は、算出したノード
番号ｇをトレースメモリ１７に書込み、ノード番号ｇ、
ｈが一致した時は、信号ｉがトレースステート制御回路
１８に加えられて、トレースが打ち切られ、次の制御状
態に移行する。In such a tracing process, the node number calculation unit 2
The comparison unit 21 compares the node number g calculated in step 0 with the node number in the previous decoding cycle read from the trace memory 17, and if they do not match, writes the calculated node number g to the trace memory 17. , node number g,
When h matches, a signal i is applied to the trace state control circuit 18 to abort the trace and move to the next control state.

第６図はトレース回数曲線図を示し、符号化率１／２．
拘束長７．８値軟判定の受信符号について、横軸をＥＳ
／Ｎｏ（信号対雑音比）、縦軸を平均トレース回数とし
、パスメモリの物理長を、３２段、４８段、６４段とし
た時の平均トレース回数をそれぞれ曲線ａ、ｂ、ｃで示
す。なお、ＢＥＲ（ビット誤り率）は、パスメモリの物
理長が４８段の場合の復号後のビット誤りの値を示すも
のである。この曲線図から判るように、平均トレース回
数は、回線誤り率が極端に悪くならない限り、２回以下
となる。FIG. 6 shows a trace number curve diagram, and shows a coding rate of 1/2.
For the received code of constraint length 7.8-value soft decision, the horizontal axis is ES
/No (signal-to-noise ratio), the vertical axis is the average number of traces, and the average number of traces when the physical length of the path memory is 32 stages, 48 stages, and 64 stages are shown by curves a, b, and c, respectively. Note that BER (bit error rate) indicates the value of bit errors after decoding when the physical length of the path memory is 48 stages. As can be seen from this curve diagram, the average number of traces is two or less unless the line error rate becomes extremely bad.

第７図はバストレースの動作タイムチャートを示し、復
号サイクル当りトレース回数を２回とした場合であり、
従って、復号サイクルは、Ｉ１０ステートと、トレース
ステート１と、トレースステート２とに分けられている
。又拘束長に＝７とした時に、ＡＣＳ回路からのパスセ
レクト信号は６４ビツトとなり、１６ビツト毎に４回に
分けてパスメモリに書込む場合を示す。従って、パスメ
モリは、８ビツト／ワードのランダムアクセスメモリが
２個必要となる。FIG. 7 shows a bus trace operation time chart, in which the number of traces per decoding cycle is set to two.
Therefore, the decoding cycle is divided into I10 state, trace state 1, and trace state 2. Also, when the constraint length is set to 7, the path select signal from the ACS circuit is 64 bits, and the case is shown in which the path select signal is written into the path memory four times every 16 bits. Therefore, two 8-bit/word random access memories are required as path memories.

ＡＣＳ回路からパスセレクト信号ＰＳｏ。と、トレース
開始ノード番号Ｎ０゜とが出力され、パスセレクト信号
ＰＳ、。は、前述のように、１６ビツトずつ矢印で示す
ように４回に分けて書込まれ、後半の２回はＩ１０ステ
ートに於いて書込まれる。Path select signal PSo from the ACS circuit. , and trace start node number N0° are output, and a path select signal PS, . As described above, 16 bits each are written in four parts as shown by the arrows, and the latter two times are written in the I10 state.

又このＩ１０ステートに於いてトレースメモリから復号
出力（トレース最後のノード番号のＬＳＢ）が読出され
、次にトレース開始ノード番号Ｎ０゜１がトレースメモ
リに書込まれる。又トレース開始ノード番号Ｎ０゜とパ
スセレクト信号ＰＳｏ。とにより、前述の（１）式に基
づいてノード番号Ｎｏ１が計算される。Also, in this I10 state, the decoded output (LSB of the last node number in the trace) is read from the trace memory, and then the trace start node number N0°1 is written into the trace memory. Also, trace start node number N0° and path select signal PSo. Accordingly, the node number No. 1 is calculated based on the above-mentioned equation (1).

第２図を参照すると、ＡＣＳ回路１２からパスセレクト
信号ｄが出力され、最小パスメトリック検出回路１３か
らトレース開始ノード番号ｆが出力され、ノード番号計
算部２０に於いて（１１弐に基づいたノード番号ｇが算
出される。又パスセレク信号ｄはマルチプレクサ１９か
らデータ制御部２５を介してパスメモリ１６に書込デー
タ２として加えられる。この時、ポインタ制御部２２に
よるポインタによってパスメモリ１６とトレースメモリ
１７との先頭アドレスが指定されているので、そのアド
レスに、６４ピントのパスセレクト信号は、１６ビツト
ずつ４回に分けて書込まれる。Referring to FIG. 2, the path select signal d is output from the ACS circuit 12, the trace start node number f is output from the minimum path metric detection circuit 13, and the node number calculation unit 20 calculates the node number based on (112) The number g is calculated. Also, the path select signal d is added as write data 2 from the multiplexer 19 to the path memory 16 via the data control unit 25. At this time, the path memory 16 and the trace memory are connected by the pointer by the pointer control unit 22. Since the start address of 17 is specified, the 64-pin path select signal is written to that address in four parts of 16 bits each.

又トレース開始ノード番号ｆは、ノード番号計算部２０
からデータ制御部２７を介してトレースメモリ１７に加
えられる。Further, the trace start node number f is determined by the node number calculation unit 20.
The data is added to the trace memory 17 via the data control section 27.

ノード番号Ｎ０１が算出されると、それに対応するパス
セレクト信号ｐｓ、、がトレースステート１に於いてパ
スメモリから読出され、又トレースメモリから前回のト
レース結果のノード番号Ｎ０１′が読出される。この場
合、トレースステート制御回路１８によって制御される
トレースアドレスカウンタ２３からのアドレス信号が、
アドレス制御部２４．２６をそれぞれ介して、パスメモ
リ１６とトレースメモリ１７とに加えられ、パスセレク
ト信号とノード番号とが読出される。When the node number N01 is calculated, the corresponding path select signal ps is read out from the path memory in trace state 1, and the node number N01' of the previous trace result is read out from the trace memory. In this case, the address signal from the trace address counter 23 controlled by the trace state control circuit 18 is
The signal is added to the path memory 16 and the trace memory 17 via the address control units 24 and 26, respectively, and the path select signal and node number are read out.

そして、先に算出されたノード番号Ｎ。Ｉと読出された
パスセレクト信号ＰＳｏ＋とによりノード番号ＮＯｘが
計算され、又その間に、ノード番号Ｎｏｔ＋Ｎｏ＋’の
比較が行われる。これは、比較部２１に於いて、ノード
番号計算部２０で算出したノード番号ｇと、トレースメ
モリ１７から読出したノード番号りとを比較するもので
、比較一致の場合は、信号ｉがトレースステート制御回
路１８に加えられるので、次の制御状態に移行される。Then, the node number N calculated earlier. The node number NOx is calculated using I and the read path select signal PSo+, and during this time, the node number Not+No+' is compared. This is done by comparing the node number g calculated by the node number calculation part 20 with the node number read from the trace memory 17 in the comparison part 21. If the comparison matches, the signal i is set to the trace state. Since it is applied to the control circuit 18, the state is shifted to the next control state.

そして、次の復号サイクルは、トレース開始ノード番号
Ｎ１゜から行われる。Then, the next decoding cycle is performed from trace start node number N1°.

比較不一致の場合は、更にトレースが継続される。即ち
、算出されたノード番号ＮＯｘに対応するパスセレクト
信号ＰＳｏアが、トレースステート２に於いてパスメモ
リから読出されて、ノード番号Ｎ０．が計算され、又ト
レースメモリから読出された前回のトレース結果のノー
ド番号Ｎ０２“と算出されたノード番号Ｎ０２とが比較
される。比較−敗の場合に、次のトレース開始ノード番
号Ｎ、。から行われ、前述の動作が繰り返される。If the comparison does not match, tracing is further continued. That is, the path select signal PSoa corresponding to the calculated node number NOx is read from the path memory in trace state 2, and the path select signal PSoa corresponding to the calculated node number NOx is read out from the path memory, and the node number NOx is read out from the path memory in trace state 2. is calculated, and the node number N02'' of the previous trace result read from the trace memory is compared with the calculated node number N02. If the comparison fails, the next trace start node number N, . and the above operations are repeated.

第７図はｌ復号サイクルでトレース終了となる場合を示
すものであるが、トレース終了とならない場合を第８図
に示す。トレース開始ノード番号Ｎ０゜から順次ノード
番号Ｎ。Ｉ＋　Ｎｏｔ、　ＮＯ３が算出され、トレース
ステート２に於いてノード番号の比較が行われた時に、
ノード番号Ｎｌ、２とノード番号Ｎｏｔ°とが不一致で
あると、次の復号サイクルで継続してトレースを行うこ
とになる。その場合、次の復号サイクルのＩ１０ステー
トではトレースが禁止され、復号出力の読出しとトレー
ス開始ノード番号Ｎ、。の書込み、及びパスセレクト信
号ＰＳ＋ｏの後半の書込みが行われる。そして、次のト
レースステート１に於いてノード番号ＮＯ３に対応する
バスセレクト信号ＰＳＯ３が読出され、又前回のノード
番号Ｎ０．°が読出され、次のトレースステート２に於
いてノード番号Ｎ。３＋ＮＯ３′の比較が行われる。Although FIG. 7 shows a case in which tracing ends in one decoding cycle, FIG. 8 shows a case in which tracing does not end. Node numbers N sequentially from trace start node number N0°. When I+ Not, NO3 is calculated and the node numbers are compared in trace state 2,
If the node number Nl,2 and the node number Not° do not match, tracing will continue in the next decoding cycle. In that case, tracing is prohibited in the I10 state of the next decoding cycle, reading the decoding output and tracing start node number N. , and the latter half of the path select signal PS+o is written. Then, in the next trace state 1, the bus select signal PSO3 corresponding to node number NO3 is read out, and the previous node number N0. ° is read, and in the next trace state 2, node number N is read. A comparison of 3+NO3' is made.

このように、１復号サイクルでトレースが終了しない場
合に、トレースが終了した復号サイクルに於いて、次の
トレースを開始する為の再開方式として３種類が考えら
れる。第９図はｆａ）〜ｆｃ）はそれぞれのパストレー
ス再開説明図であり、復号サイクル０，１．２．　　・
・・に於けるトレースの開始ノード番号をＮｏ。＋　　
Ｎ、０．　　Ｎｚ。、・・・とすると、再開方式１は、
（ａ）に示すように、先のトレース（１復号サイクルで
終了しなかったトレース）が開始された復号サイクルの
次の復号サイクルで選択されたトレース開始ノードから
再開するもので、復号サイクルＯに於けるトレース開始
ノード番号Ｎ０゜からトレースを行って、復号サイクル
２に於いて終了したとすると、次は復号サイクル１に於
いて選択されたトレース開始ノード番号Ｎ１゜から開始
し、この場合のトレースが工復号サイクルで終了した時
は、次の復号サイクル２に於いて選択されたトレース開
始ノード番号Ｎ２゜から開始する。In this way, when tracing does not end in one decoding cycle, there are three possible restart methods for starting the next trace in the decoding cycle where tracing has ended. In FIG. 9, fa) to fc) are explanatory diagrams for restarting path tracing, respectively, and decoding cycles 0, 1.2, .・
The start node number of the trace in ... is No. +
N, 0. Nz. ,..., restart method 1 is
As shown in (a), the previous trace (the trace that did not end in one decoding cycle) is restarted from the selected trace start node in the next decoding cycle of the decoding cycle in which it started, and in decoding cycle O. If tracing is started from trace start node number N0° in decoding cycle 2 and completed in decoding cycle 2, the next trace will start from trace start node number N1° selected in decoding cycle 1, and the trace in this case will be traced. When the first decoding cycle ends, the next decoding cycle 2 starts from the selected trace start node number N2°.

又再開方式２は、（ｂｌに示すように、先のトレースが
終了した復号サイクル（或いはその次の復号サイクル）
に於けるトレース開始ノードから再開するものであり、
前述の場合と同様に、復号サイクル０に於ける選択され
たトレース開始ノード番号Ｎ０゜からトレースを行い、
復号サイクルＯ〜２の３復号サイクルで終了した場合、
復号サイクル１．２に於いて選択されたトレース開始ノ
ード番号Ｎ、。、Ｎ２゜を、Ｉ１０ステートに於いてト
レースメモリへ書込み、次の復号サイクル３に於いて選
択されたトレース開始ノード番号Ｎ３゜からトレースを
開始するものである。In addition, restart method 2 restarts the decoding cycle in which the previous trace ended (or the next decoding cycle) as shown in (bl).
It restarts from the trace start node in
As in the previous case, trace is performed from the selected trace start node number N0° in decoding cycle 0,
When finished in 3 decoding cycles of decoding cycles O to 2,
Trace start node number N, selected in decoding cycle 1.2. , N2° are written to the trace memory in the I10 state, and tracing is started from the selected trace start node number N3° in the next decoding cycle 3.

又再開方式３は、先のトレースが終了した復号サイクル
（或いはその次の復号サイクル）に於けるトレース開始
ノードから再開する。但し、先のトレースが終了してい
ない復号サイクルでは、Ｉ１０ステートに於けるトレー
スメモリへの書込みを、トレース開始ノード番号ではな
くダミ一番号を書込むものである。前述の場合と同様に
、トレース開始ノード番号Ｎ０゜から開始したトレース
が、復号サイクルＯ〜２の３復号サイクルで終了した時
に、復号サイクル１．２に於いて選択されたトレース開
始ノード番号Ｎ、、、Ｎ２゜の代わりに、実在しないノ
ード番号を示すダミ一番号を、Ｉ１０ステートに於いて
トレースメモリに書込み、次の復号サイクル３に於いて
選択されたトレース開始ノード番号Ｎ３゜からトレース
を開始するものである。このトレースも１復号サイクル
で終了しない場合は、次の復号サイクル４に於いて選択
されたトレース開始ノード番号Ｎ４゜の代わりに、ダミ
一番号をトレースメモリに書込み、トレース終了の復号
サイクル或いはその次の復号サイクルに於いて選択され
たトレース開始ノードからトレースを開始することにな
る。In restart method 3, the trace is restarted from the trace start node in the decoding cycle where the previous trace ended (or the next decoding cycle). However, in a decoding cycle in which the previous trace has not been completed, writing to the trace memory in the I10 state is performed by writing a dummy number instead of the trace start node number. Similarly to the above case, when the trace started from the trace start node number N0° is completed in three decoding cycles of decoding cycles O to 2, the trace start node number N selected in decoding cycle 1.2, ,, In place of N2°, a dummy number indicating a non-existent node number is written in the trace memory in the I10 state, and in the next decoding cycle 3, the trace is started from the selected trace start node number N3°. It is something to do. If this trace also does not end in one decoding cycle, a dummy number is written in the trace memory instead of the trace start node number N4゜ selected in the next decoding cycle 4, and the decoding cycle at the end of the trace or the next The trace is started from the selected trace start node in the decoding cycle.

前述の再開方式ｌは、トレース開始ノード番号及びバス
セレクト信号の記憶等の為に、構成が多少複雑となる。The above-mentioned restart method 1 has a somewhat complicated configuration due to the storage of the trace start node number and bus select signal.

又Ｅｓ／Ｎｏ（信号対雑音比）が劣化している時は、パ
スメモリの実効長が短くなる為、ＢＥＲ（ビット誤り率
）が成る程度劣化する。例えば、符号化率１／２、拘束
長７．８値軟判定、パスメモリ物理長４０段の場合に、
Ｅｓ／Ｎ０＝−０，５ｄＢの時、ＢＥＲ＝４．７　ｘ　
１０−’になる。なお、パスメモリの実効長が４０段の
場合は、ＢＥＲ＝２．５　Ｘ　１０−’となる。Furthermore, when Es/No (signal-to-noise ratio) is degraded, the effective length of the path memory is shortened, so that the BER (bit error rate) is degraded to the extent that it is. For example, in the case of a coding rate of 1/2, a constraint length of 7.8-value soft decision, and a path memory physical length of 40 stages,
When Es/N0=-0.5dB, BER=4.7 x
It becomes 10-'. Note that when the effective length of the path memory is 40 stages, BER=2.5×10−′.

又再開方式２は、構成が最も簡単となる。しかし、再開
方式１のようにパストレースを完全に行うものではない
ので、Ｅ　ｓ　／　Ｎ　ｏが悪い時には、ＢＥＲの劣化
が比較的大きくなる。Furthermore, restart method 2 has the simplest configuration. However, unlike restart method 1, path tracing is not performed completely, so when Es/No is poor, the BER deterioration is relatively large.

又再開方式３は、再開方式２に比較して構成が多少複雑
となり、トレース回数も増加する。しかし、ＢＥＲは再
開方式２に比較して改善される。Furthermore, restart method 3 has a somewhat more complicated configuration than restart method 2, and the number of traces increases. However, the BER is improved compared to restart method 2.

第１０図は再開方式２についての誤り率特性を示すもの
であり、横軸をＥＳ／Ｎｏ（信号対雑音比）、縦軸をＢ
ＥＲ（ビット誤り率）とし、符号化率１／２、拘束長７
、パスメモリ物理長６４段に於ける場合を示す。同図に
於いて、曲線ａは誤り訂正なしの場合のＥ　ｓ　／　Ｎ
　ｏとＢＥＲとの関係を示し、又曲線すは平均トレース
回数２回、曲線Ｃは８回、曲線ｄは１６回、曲線ｅは３
２回、曲線ｒは理論ビット誤り率を示す。Figure 10 shows the error rate characteristics for restart method 2, where the horizontal axis is ES/No (signal-to-noise ratio) and the vertical axis is B.
ER (bit error rate), coding rate 1/2, constraint length 7
, the case where the path memory physical length is 64 stages is shown. In the same figure, curve a is E s / N without error correction.
The relationship between o and BER is shown, and the average number of traces is 2 times for curve C, 8 times for curve d, 16 times for curve e, and 3 times for curve e.
Twice, the curve r shows the theoretical bit error rate.

又第１１図は再開方式３についての誤り率特性を示すも
のであり、第１０図の場合と同様な条件で、曲線Ａは第
１０図に於ける曲線ａと同様に誤り訂正なしの場合を示
し、曲線Ｂは平均トレース回数を２回／復号サイクルと
した場合、曲線Ｃは第１０図の曲線ｆと同様に理論ビッ
ト誤り率を示す。即ち、再開方式３の場合に、平均トレ
ース回数を２回／復号サイクルとすることにより、理論
値に近い誤り率特性を得ることができる。In addition, Fig. 11 shows the error rate characteristics for restart method 3. Under the same conditions as in Fig. 10, curve A shows the case without error correction, similar to curve a in Fig. 10. Curve B shows the theoretical bit error rate, similar to curve f in FIG. 10, when the average number of traces is 2 times/decoding cycle. That is, in the case of restart method 3, by setting the average number of traces to 2 times/decoding cycle, it is possible to obtain error rate characteristics close to the theoretical value.

又第１２図は第１０図及び第１１図の場合と同様な条件
に於ける再開方式３の平均トレース回数に対する誤り率
特性を示し、曲線（ａ）はＥ　ｓ　／　Ｎ　。Further, FIG. 12 shows the error rate characteristics with respect to the average number of traces of restart method 3 under the same conditions as in FIGS. 10 and 11, and the curve (a) is E s / N .

が−０，５ｄ　Ｂの理論ビット誤り率、曲線（ｂ）はＥ
ｓ／Ｎｏが＋０．５　ｄ　Ｂの理論ビット誤り率、曲線
（Ｃ１、（ｄ）、　＋８）はそれぞれパスメモリの物理
長が１６段、３２段、６４段の場合を示し、又曲線（ｆ
）、　（ｇ）はそれぞれパスメモリの物理長が３２段、
６４段の場合を示す。パスメモリの物理長が６４段の場
合に於いては、平均トレース回数を２以上としても、Ｂ
ＥＲは殆ど変わらないことが判る。即ち、この場合のパ
スメモリの物理長を６４段とすれば、トレース回数を２
回としても良いことが判る。is the theoretical bit error rate of -0.5d B, curve (b) is E
The theoretical bit error rate with s/No of +0.5 dB, curves (C1, (d), +8) show the cases where the physical length of the path memory is 16 stages, 32 stages, and 64 stages, respectively, and the curve (f
) and (g), the physical length of the path memory is 32 stages,
The case of 64 stages is shown. When the physical length of the path memory is 64 stages, even if the average number of traces is 2 or more, B
It can be seen that the ER remains almost unchanged. In other words, if the physical length of the path memory in this case is 64 stages, the number of traces can be reduced to 2.
It turns out that it is good to have it as a time.

第１３図は集積回路化する場合のブロック図であり、第
２図と同一符号は同一部分を示し、２８はメトリックメ
モリ、２９は正規化回路、３０はセレクタ、３１は遅延
回路、３２は再符号化相関器である。又ＣＳは符号則切
替信号、ＤＥはデータイネーブル信号、ＩＨはメトリッ
ク計算禁止信号、Ｉ、　Ｑは受信符号、Ｉ／Ｑは受信符
号１．　Ｑの選択信号、ＣＬＫはデータクロック信号、
）ＩＣＫは高速クロック信号、ＭＤはモード設定情報、
Ｒ３はリセット信号、ＳＹＮは同期出力情報、ＤＬＣは
遅延符号出力、ＰＥＰは擬似エラーパルス出力である。FIG. 13 is a block diagram when it is integrated into an integrated circuit. The same reference numerals as in FIG. It is a coded correlator. Also, CS is a coding rule switching signal, DE is a data enable signal, IH is a metric calculation inhibition signal, I and Q are reception codes, and I/Q is a reception code 1. Q selection signal, CLK is a data clock signal,
) ICK is a high-speed clock signal, MD is mode setting information,
R3 is a reset signal, SYN is synchronization output information, DLC is a delay code output, and PEP is a pseudo error pulse output.

パスメモリ１６とトレースメモリ１７とを集積回路化し
たランダムアクセスメモリにより構成し、他の鎖線内の
構成を１個の集積回路化するものであり、メトリックメ
モリ２８は、第２図に於いてはＡＣ５回路１２内に含ま
れているものである。又正規化回路２９は、パスメトリ
ックが次第に大きくなって、加算処理等においてオーバ
フローするから、所定の範囲内となるようにパスメトリ
ックを正規化するものである。The path memory 16 and the trace memory 17 are constituted by a random access memory integrated into an integrated circuit, and the other configurations within the dashed line are integrated into one integrated circuit, and the metric memory 28 is shown in FIG. This is included in the AC5 circuit 12. Further, the normalization circuit 29 normalizes the path metric so that it falls within a predetermined range, since the path metric gradually increases and overflows during addition processing or the like.

又再符号化相関器３２は、パストレース制御部１５から
の復号出力を符号生成多項式設定情報に従って再符号化
し、受信符号Ｉ、　Ｑを選択信号Ｉ／Ｑによってセレク
タ３０で選択し、パスメモリ長設定情報に従った遅延回
路３１による遅延出力と照合する。一致していれば誤り
なしとなり、不一致の場合に擬似エラーパルスＰＥＰが
出力されるから、この擬似エラーパルスＰＥＰを一定時
間内でカウントすることにより、誤り率が求められる。Further, the re-encoding correlator 32 re-encodes the decoded output from the path trace control unit 15 according to the code generation polynomial setting information, selects received codes I and Q using the selector 30 using the selection signal I/Q, and selects the received codes I and Q using the selector 30, and determines the path memory length. It is compared with the delay output from the delay circuit 31 according to the setting information. If they match, there is no error, and if they do not match, a pseudo error pulse PEP is output, so the error rate can be determined by counting the pseudo error pulses PEP within a certain period of time.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、成る復号サイクルに於
ける最尤パスは、その前の復号サイクルに於ける最尤パ
スと殆ど同一となることがら、トレースメモリ５にトレ
ースを行ったノード番号を記憶させ、又バストレース制
御部４により、ノード番号とそれに対応するパスメモリ
３の読出内容とから、そのノード番号のノードに於いて
生き残りとして選択された側のノード番号を求めて、そ
のノード番号と、トレースメモリ５に記憶された１復号
サイクル前のノード番号とを比較して、一致した時に、
トレースを打ち切るものであり、平均トレース回数を２
回として、復号処理できるから、復号処理を高速化する
ことが可能となる利点がある。As explained above, in the present invention, since the maximum likelihood path in a decoding cycle is almost the same as the maximum likelihood path in the previous decoding cycle, the trace memory 5 stores the traced node number. Also, the bus trace control unit 4 calculates the node number of the node selected as the survivor in the node with the node number from the node number and the corresponding read contents of the path memory 3, and The number is compared with the node number stored in the trace memory 5 one decoding cycle before, and when they match,
The trace is terminated, and the average number of traces is set to 2.
Since the decoding process can be performed simultaneously, there is an advantage that the decoding process can be speeded up.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図はアドレス制御説明図、第４
図及び第５図はパストレース説明図、第６図はトレース
回数曲線図、第７図及び第８図はバストレースの動作タ
イムチャート、第９図（ａ）〜（Ｃ）はパストレース再
開説明図、第１０図乃至第１２図は誤り率特性曲線図、
第１３図は本発明の実施例の集積回路化のブロック図、
第１４図及び第１５図は従来例のパスメモリである。 １は分配器、２はＡＣ５回路、３はパスメモリ、４はパ
ストレース制御部、５はトレースメモリ、１１は分配器
、１２はＡＣＳ回路、１３は最小パスメトリック検出回
路、１４はタイミング発生回路、１５はバストレース制
御部、１６はパスメモリ、１７はトレースメモリ、１８
はトレースステート制御回路、１９はマルチプレクサ、
２０はノード番号計算部、２１は比較部、２２はポイン
タ制御部、２３はトレースアドレスカウンタである。Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Fig. 3 is an explanatory diagram of address control, and Fig. 4 is a block diagram of the principle of the present invention.
5 and 5 are path trace explanatory diagrams, FIG. 6 is a trace number curve diagram, FIGS. 7 and 8 are bus trace operation time charts, and FIGS. 9 (a) to (C) are path trace restart explanations. 10 to 12 are error rate characteristic curve diagrams,
FIG. 13 is a block diagram of an integrated circuit according to an embodiment of the present invention;
FIGS. 14 and 15 show conventional path memories. 1 is a distributor, 2 is an AC5 circuit, 3 is a path memory, 4 is a path trace control unit, 5 is a trace memory, 11 is a distributor, 12 is an ACS circuit, 13 is a minimum path metric detection circuit, 14 is a timing generation circuit , 15 is a bus trace control unit, 16 is a path memory, 17 is a trace memory, 18
is a trace state control circuit, 19 is a multiplexer,
20 is a node number calculation section, 21 is a comparison section, 22 is a pointer control section, and 23 is a trace address counter.

Claims (1)

【特許請求の範囲】 受信符号からブランチメトリックを計算する分配器（１
）と、 該分配器（１）からのブランチメトリックと１シンボル
前のパスメトリックとを加算し、加算出力のパスメトリ
ック及び該パスメトリックの比較による最尤パス選択を
示すパスセレクト信号とを出力するＡＣＳ回路（２）と
、 前記パスセレクト信号を記憶するパスメモリ（３）と、 トレースを行ったノード番号を記憶するトレースメモリ
（４）と、 ノード番号と該ノード番号に対応する前記パスメモリ（
３）の読出内容とにより、該ノード番号で生き残りとし
て選択された側のノード番号を求めることを繰り返し、
前記トレースメモリ（４）に記憶された１復号サイクル
前のノード番号と一致した時にトレースを打ち切るパス
トレース制御部（５）とを備えた ことを特徴とするビタビ復号器。[Claims] A distributor (1
), and adds the branch metric from the distributor (1) and the path metric one symbol before, and outputs the path metric of the addition output and a path select signal indicating maximum likelihood path selection by comparing the path metric. An ACS circuit (2), a path memory (3) that stores the path select signal, a trace memory (4) that stores the node number that has been traced, and a node number and the path memory (3) that stores the node number that corresponds to the node number.
3), iteratively calculates the node number of the side selected as the survivor based on the node number, and
A Viterbi decoder comprising: a path trace control unit (5) that terminates tracing when the node number matches one decoding cycle previous node number stored in the trace memory (4).