JPS62193456A - Picture signal processor - Google Patents

Abstract

PURPOSE:To emphasize a picture signal, and to prevent an error from occurring with a simple circuit, by setting the picture signal to a white signal in the case of generating an overflow compulsorily, and setting it to a black signal in the case of generating an underflow compulsorily. CONSTITUTION:An overflow/underflow detection circuit 61 is a circuit which detects an overflow or an underflow with the most significant bit of a difference data from a subtractor 55, and an overflow signal from an adder 58, and outputs the overflow signal, or an underflow signal, as a detected result, and is constituted with inverter circuits 64 and 65, an OR circuit 66, and a NOR circuit 67. A compulsory black and white circuit 63, when neither the overflow signal nor the underflow signal is supplied, outputs a signal from a binarization circuit 60 as a white signal '1', or a black signal '0', and when the overflow signal is supplied, it outputs the white signal '1' compulsorily regardless of the signal from the binarization circuit 60, and when the underflow signal is supplied, it outputs the black signal '0' compulsorily regardless of the signal from the binarization circuit 60.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、たとえば画像情報ファイル装置における原
稿読取装置で読取った画像信号を２値化する場合にその
読取った画像信号を強調する画像信号処理装置に関する
。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention provides a method for converting the read image signal into a binary value, for example, when the image signal read by a document reading device in an image information file device is binarized. The present invention relates to an image signal processing device for enhancing.

（従来の技術） 従来、画像情報ファイル装置における原稿読取装置で読
取った画像信号を強調してから２値化するようになって
いる。この場合、その読取った画像信号を強調すること
により、オーバフローあるいはアンダフローが生じた際
、そのまま処理されていたため、誤ったデータとなって
処理されていた。すなわち、その画像信号が最上位ビッ
トが正負を表わす５ビツトで表現されており、その４ピ
ッ１〜で表現される画像のレベルにオーバフローが生じ
た場合、実際より極端に小さなレベルとなり（（ＦＦ）
１ａが最大なのにオーバフローにより（０１）１６とな
ってしまう）、あるいはアンダフローが生じた場合、実
際より極端に大きなレベルとなってしまう（（００）Ｉ
　６が最少なのにアンダフローにより（ＦＦ）１ｓとな
ってしまう）という問題があった。(Prior Art) Conventionally, an image signal read by a document reading device in an image information file device is emphasized and then binarized. In this case, by emphasizing the read image signal, when overflow or underflow occurs, it is processed as is, resulting in incorrect data being processed. In other words, if the image signal is expressed by 5 bits with the most significant bit representing positive or negative, and an overflow occurs in the level of the image expressed by the 4 bits, the level will be extremely lower than the actual level ((FF )
1a is the maximum, but it becomes (01) 16 due to overflow), or if an underflow occurs, the level becomes extremely higher than the actual level ((00) I
There was a problem that even though 6 was the minimum, it became (FF) 1s due to underflow.

この結果、そのオーバフローあるいはアンダフローが生
じた部分に対して正しい２値化を行うことができなかっ
た。As a result, correct binarization could not be performed on the portion where overflow or underflow occurred.

（発明が解決しようとしている問題点）を記のように、
オーバフローあるいはアンダフローにより画像信号のレ
ベルが極端に誤ったレベルとなってしまうという欠点を
除去するもので、オーバフローが生じた際は強制的に白
信号に、アンダフローが生じた際は強制的に黒信号にす
ることができ、簡単な回路で画像信号の強調による誤り
を防止することができる画像信号処理装置を提供するこ
とを目的とする。(The problem that the invention is trying to solve) as shown below:
This eliminates the drawback that the level of the image signal becomes extremely incorrect due to overflow or underflow. When an overflow occurs, the signal is forced to a white signal, and when an underflow occurs, it is forced to a white signal. An object of the present invention is to provide an image signal processing device that can generate a black signal and can prevent errors due to image signal emphasis with a simple circuit.

［発明の構成］ （問題点を解決するための手段） この画像信号処理装置は、画像信号の高周波成分を強調
する強調手段、この強調手段による強調した信号により
所定の閾値と比較することにより２値化を行う２値化手
段、上記強調手段による強調を行った際に、強調した画
像信号がオーバー７０−１あるいはアンダフローしたこ
とを検知する検知手段、およびこの検知手段により、オ
ーバフローを検知した際、上記２値化手段の出力として
白信号を出力し、アンダフローを検知した際、上記２値
化手段の出力として黒信号を出力する出力手段とから構
成されている。[Structure of the Invention] (Means for Solving the Problems) This image signal processing device includes an emphasizing means for emphasizing high frequency components of an image signal, and a signal emphasized by the emphasizing means is compared with a predetermined threshold value. Binarization means for converting into values, detection means for detecting that the emphasized image signal has overflowed by 70-1 or underflow when the emphasis is performed by the emphasis means, and overflow has been detected by this detection means. At this time, the output means outputs a white signal as an output of the binarization means, and outputs a black signal as an output of the binarization means when an underflow is detected.

（作用） この発明は、画像信号の強調を行い、この強調信号と所
定の閾値とを比較することにより、黒信号、白信号の２
値化を行うものにおいて、上記画像信号の強調を行った
際に、オーバフローが生じた場合、強制的に白信号に変
換し、アンダフローが生じた場合、強制的に黒信号に変
更するようにしたものである。(Function) The present invention enhances the image signal and compares the emphasized signal with a predetermined threshold value to obtain two signals, a black signal and a white signal.
When the above image signal is emphasized in a device that performs value conversion, if an overflow occurs, it is forcibly converted to a white signal, and if an underflow occurs, it is forcibly converted to a black signal. This is what I did.

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.

第１図はこの発明の原稿読取装置を概略的に示すもので
ある。すなわち、本体（図示しない）の上面には、原稿
○を支承する原稿台（透明ガラス）１が固定されている
。この原稿台１に載置された原稿Ｏは、露光ランプ２、
ミラー３．４．５からなる光学系が原稿台１の下面に沿
って矢印ｅ方向に往復動することにより、その往復時に
露光走査されるようになっている。この場合、ミラー４
．５は光路長を保持するようにミラー３の１／２の速度
にて移動する。上記光学系の走査による原稿Ｏからの反
射光、つまり露光ランプ２の光＠Ｑ１による原稿Ｏから
の反射光は１記ミラー３．４．５によって反射されたの
ちレンズ６を通り、ラインイメージセンサ（ＣＯＤ）７
に導かれ、原稿Ｏの像がラインイメージセンサ７上に２
８　！されるようになっている。FIG. 1 schematically shows a document reading device according to the present invention. That is, on the top surface of the main body (not shown), a document table (transparent glass) 1 that supports the document ○ is fixed. The document O placed on the document table 1 is exposed to an exposure lamp 2,
An optical system consisting of mirrors 3, 4, and 5 reciprocates along the lower surface of the document table 1 in the direction of arrow e, so that exposure and scanning are performed during the reciprocation. In this case, mirror 4
．． Mirror 5 moves at half the speed of mirror 3 so as to maintain the optical path length. The light reflected from the original O by the scanning of the above-mentioned optical system, that is, the light reflected from the original O by the light @Q1 of the exposure lamp 2, is reflected by the mirror 3.4.5 mentioned above, passes through the lens 6, and passes through the line image sensor. (COD)7
The image of the document O is placed on the line image sensor 7.
8! It is now possible to do so.

このラインイメージセンサ７は、その結像された像に対
応する電気信号に変換し、増幅器８を介してＡ／Ｄ変換
回路９に出力する。このＡ／Ｄ変換回路９は、増幅器８
を介してラインイメージセンサ７から供給される信号を
ディジタル信号に変換し、シェーディング補正回路１０
へ出力する。This line image sensor 7 converts the formed image into an electrical signal and outputs it to an A/D conversion circuit 9 via an amplifier 8. This A/D conversion circuit 9 includes an amplifier 8
The signal supplied from the line image sensor 7 is converted into a digital signal via the shading correction circuit 10.
Output to.

このシェーディング補正回路１０は、供給されるディジ
タル信号に対するシェーディング補正を行い、高域強調
回路（強調手段）３１に出力する。This shading correction circuit 10 performs shading correction on the supplied digital signal and outputs it to a high frequency emphasis circuit (emphasis means) 31.

この高域強調回路３１は、シェーディング補正回路１０
から供給される信号のエツジ成分つまり高周波成分を強
調して後述する２値化回路（２値化手段）に出力する回
路である。This high-frequency emphasis circuit 31 includes the shading correction circuit 10
This circuit emphasizes the edge component, that is, the high frequency component, of the signal supplied from the signal source and outputs it to a binarization circuit (binarization means), which will be described later.

上記高域強調回路３１は、遅延回路４１　、４２．４３
．４４．４５．４６．４７．４８．４９、′１ライン分
の画像信号を記憶するラインバッファ５０．５１、ＲＯ
Ｍ５２、加算器５３．５・１．５８、減算器５５、係数
乗算器５Ｇ、および′ｎ延回路５９によって構成されて
いる。The high frequency emphasis circuit 31 includes delay circuits 41, 42, 43
．． 44.45.46.47.48.49, 'Line buffer 50.51 that stores image signals for one line, RO
M52, adders 53.5 and 1.58, subtracter 55, coefficient multiplier 5G, and 'n delay circuit 59.

すなわち、上記シェーディング補正回路１０がら供給さ
れる信号は、遅延回路４１を介してラインバッファ５０
．遅延回路４２、および加算器５３の第１の入力端に供
給される。上記遅延回路４２の出力はラインバッファ５
１、遅延回路４３．４４および加算器５３の第２の入力
端に供給される。上記遅延回路４３の出力は加算器５３
の第３の入力端に供給される。上記加算器５３は上記遅
延回路４１．４２．４３からの信号を加算、つまり３ラ
イン分の同列の画像信号を加算するものである。That is, the signal supplied from the shading correction circuit 10 is sent to the line buffer 50 via the delay circuit 41.
．． It is supplied to a first input terminal of a delay circuit 42 and an adder 53. The output of the delay circuit 42 is the line buffer 5
1, is supplied to the delay circuits 43 and 44 and the second input terminal of the adder 53. The output of the delay circuit 43 is sent to an adder 53.
is supplied to the third input terminal of the . The adder 53 adds the signals from the delay circuits 41, 42, and 43, that is, adds the same column of image signals for three lines.

上記加算器５３の出力は、遅延回路４５および加算器５
４の第１の入力端に供給される。上記遅延回路４５の出
力は遅延回路４６および加算器５４の第２の入力端に供
給される。上記遅延回路４６の出力は加算器５４の第３
の入力端に供給される。上記加算器５４は、加算器５３
から供給される３ライン３画素の（３ラインの同列の）
加算ｆ−夕、遅延回路４５から供給される１列前の３ラ
イン３画素の（３ラインの同列の）加算データ、および
遅延回路４６から供給されるさらに１列前の３ライン３
画素の（３ラインの同列の）加算データとを加算するこ
とにより、３×３のマトリクスに対応する９画素分の画
像信号を加算することにより、総和データを得るもので
ある。上記加算器５４の出力は減算器５５の一端に供給
される。The output of the adder 53 is sent to the delay circuit 45 and the adder 5.
4. The output of the delay circuit 45 is supplied to a second input terminal of a delay circuit 46 and an adder 54. The output of the delay circuit 46 is the third output of the adder 54.
is supplied to the input end of The adder 54 is the adder 53
3 lines and 3 pixels (in the same column of 3 lines) supplied from
Addition data of three pixels in the previous three lines (of the same column of three lines) supplied from the delay circuit 45, and addition data of the three pixels in the previous column one column further supplied from the delay circuit 46.
By adding the addition data of pixels (in the same column of 3 lines), total sum data is obtained by adding image signals for 9 pixels corresponding to a 3×3 matrix. The output of the adder 54 is supplied to one end of a subtracter 55.

また、上記遅延回路４４の出力はＲＯＭ５２に供給され
る。このＲＯＭ５２は供給される画像信号を９倍、つま
り上記加算器５４で加算した３×３マトリクス中央の対
象画素の画像信号を９倍するものである。上記ＲＯＭ５
２の出力は遅延回路４７を介して減算器５５に供給され
る。Further, the output of the delay circuit 44 is supplied to the ROM 52. This ROM 52 multiplies the supplied image signal by nine times, that is, the image signal of the target pixel at the center of the 3×3 matrix added by the adder 54 by nine times. Above ROM5
The output of 2 is supplied to the subtracter 55 via the delay circuit 47.

また、上記遅延回路４４の出力つまり加算器５４で加算
した３Ｘ３マトリクス中央の対象画素の画像信号は遅延
回路４８．４９を介して後述する加算器１８の一端に供
給される。Further, the output of the delay circuit 44, that is, the image signal of the target pixel at the center of the 3×3 matrix added by the adder 54, is supplied to one end of the adder 18, which will be described later, via delay circuits 48 and 49.

上記減算器５５は、ＲＯＭ５２から供給される対象画素
の画像信号を９倍した値から加算器５４からの総和デー
タで減算することにより、周囲の画素と対象画素との差
データを求めるものである。The subtracter 55 obtains difference data between surrounding pixels and the target pixel by subtracting the summation data from the adder 54 from the value obtained by multiplying the image signal of the target pixel supplied from the ROM 52 by 9. .

この減算器５５の出力つまり差データは係数乗算器５６
に供給され、その差データの最上位ビットはオーバフロ
ー・アンダフロー処理回路５７に供給される。The output of this subtracter 55, that is, the difference data is sent to a coefficient multiplier 56.
The most significant bit of the difference data is supplied to an overflow/underflow processing circuit 57.

上記係数乗算器５６は、減算器５５からの差データを後
述するＣＰＵ１９からのデータに応じて１７′８〜３／
８の範囲で重み付けしたデータを出力するものである。The coefficient multiplier 56 converts the difference data from the subtracter 55 into 17'8 to 3/3 in response to data from the CPU 19, which will be described later.
It outputs data weighted within a range of 8.

上記係数乗算器５６の出力は加算器５８の他端に供給さ
れる。上記加算器５８は、上記係数乗算器５６で重み付
けしたデータを遅延回路４９から供給される３Ｘ３マト
リクス中央の対象画素静画像信号とを加算することによ
り、高周波成分を強調した画像信号を出力するものであ
る。上記加算器５８の出力は遅延回路５９を介して２値
化回路６０に供給される。The output of the coefficient multiplier 56 is supplied to the other end of the adder 58. The adder 58 adds the data weighted by the coefficient multiplier 56 to the still image signal of the target pixel at the center of the 3×3 matrix supplied from the delay circuit 49, thereby outputting an image signal with emphasized high frequency components. It is. The output of the adder 58 is supplied to a binarization circuit 60 via a delay circuit 59.

この２値化回路６０は後述するＣＰＵ　１９から供給さ
れる所定の２１ｉｉ化の閾値で上記高域強調回路３１の
加算器５８から供給される信号を比較することにより、
２値化する回路である。たとえば、黒信号として「０」
信号を出力し、白信号として［１（信号を出力するよう
になっている。上記２値化回路６０の出力は後述する強
制白黒回路（出力手段）６３内のアンド回路６８の一端
に供給される。This binarization circuit 60 compares the signal supplied from the adder 58 of the high frequency emphasis circuit 31 with a predetermined 21ii conversion threshold supplied from the CPU 19, which will be described later.
This is a binarization circuit. For example, "0" as a black signal
The output of the binarization circuit 60 is supplied to one end of an AND circuit 68 in a forced monochrome circuit (output means) 63, which will be described later. Ru.

また、上記高域強調回路３１における減算器５５の差デ
ータの最上位ビットおよび上記加算器５８のオーバフロ
ー信号はオーバフロー・アンダフロー処理回路５７に供
給される。二〇オーバフロー・アンダフロー処理回路５
７は、供給される差データの最上位ビットおよびオーバ
フロー信号とに応じて上記２値化回路６０の出力を強制
的に白信号「１」あるいは黒信号「０」１こ変更して出
力するものであり、たとえばオーバフロー・アンダフロ
ー検知回路（検知手段）６１、遅延回路６２および強制
白黒回路６３によって構成されている。Further, the most significant bit of the difference data from the subtracter 55 in the high frequency emphasis circuit 31 and the overflow signal from the adder 58 are supplied to an overflow/underflow processing circuit 57. 20 Overflow/underflow processing circuit 5
7 forcibly changes the output of the binarization circuit 60 by one to a white signal "1" or a black signal "0" according to the most significant bit of the supplied difference data and the overflow signal. It is composed of, for example, an overflow/underflow detection circuit (detection means) 61, a delay circuit 62, and a forced monochrome circuit 63.

上記オーバフロー・アンダフロー検知回路６１は、上記
減算器５５からの差データの最上位ビットと上記加算器
５８からのオーバフロー信号によりオーパフ０−１ある
いはアンダフローを検知し、この検知結果としてオーバ
フロー信号あるいはアンダフロー信号を出力するもので
ある。たとえば、第３図に示すように、インバータ回路
６４．６５、オア回路６６およびノア回路６７によって
構成されている。The overflow/underflow detection circuit 61 detects overflow 0-1 or underflow based on the most significant bit of the difference data from the subtracter 55 and the overflow signal from the adder 58, and uses the overflow signal or underflow as a result of this detection. It outputs an underflow signal. For example, as shown in FIG. 3, it is composed of inverter circuits 64, 65, an OR circuit 66, and a NOR circuit 67.

すなわち、上記減算器５５からの最上位ビットの信号は
ノア回路６７の一端に供給されるとともに、インバータ
回路６４を介してオア回路６６の一端に供給される。ま
た、上記加算器５８からのオーバフロー信号はオア回路
６６の他端に供給されるとともに、インバータ回路６５
を介してノア回路６７の他端に供給される。これにより
、最上位ビット（サインビット）が負（１）でオーバフ
ロー信号が供給されていない〈０）場合にのみ、オア回
路６６からアンダフロー信号つまりｒＯＪ信号が出力さ
れ、最上位ビット（サインビット）が正（０）でオーバ
フロー信号が供給されている〈０）場合にのみ、ノア回
路６７からオーバフロー信号つまり「１」信号が出力さ
れるようになっている。上記オーバフロー・アンダフロ
ー検知回路６１から出力される７ンダフロ一信号、オー
バフロー信号は、遅延回路６２を介して強制白黒回路６
３に供給される。That is, the most significant bit signal from the subtracter 55 is supplied to one end of a NOR circuit 67, and is also supplied to one end of an OR circuit 66 via an inverter circuit 64. Further, the overflow signal from the adder 58 is supplied to the other end of the OR circuit 66, and the inverter circuit 65
The signal is supplied to the other end of the NOR circuit 67 via. As a result, only when the most significant bit (sign bit) is negative (1) and no overflow signal is supplied (<0), the OR circuit 66 outputs an underflow signal, that is, the rOJ signal, and the most significant bit (sign bit) ) is positive (0) and an overflow signal is supplied (<0), the NOR circuit 67 outputs an overflow signal, that is, a "1" signal. The 7 underflow signal and overflow signal output from the overflow/underflow detection circuit 61 are passed through a delay circuit 62 to a forced monochrome circuit 6.
3.

上記強制白黒回路６３は、上記２値化回路６０からの２
値化データを上記遅延回路６２から供給されるオーバフ
ロー信号あるいはアンダフロー信号に応じて強制的に白
信号あるいは黒信号として出力する回路である。たとえ
ば、第３図に示すように、アンド回路６８、およびオア
回路６９．７０によって構成されている。すなわち、上
記遅延回路６２からのアンダフロー信号はアンド回路６
８の一端に供給され、このアンド回路６８の他端には上
記２値化回路６０からの２値化データが供給される。The forced black and white circuit 63 is configured to output two signals from the binarization circuit 60.
This circuit forcibly outputs the converted data as a white signal or a black signal in response to an overflow signal or an underflow signal supplied from the delay circuit 62. For example, as shown in FIG. 3, it is composed of an AND circuit 68 and OR circuits 69 and 70. That is, the underflow signal from the delay circuit 62 is sent to the AND circuit 6.
8, and the other end of the AND circuit 68 is supplied with the binarized data from the binarization circuit 60.

また、上記遅延回路６２からのオーバフロー信号はオフ
回路６９を介してオア回路７０の一端に供給され、この
オア回路７０の他端には上記アンド回路６８の出力が供
給されている。これにより、オア回路７０はオーバフロ
ー信号、アンダフロー信号が供給されていない場合、２
１ｉａ化回路６０ｈ）らの信号をそのまま白信号「１Ｊ
あるいは黒信号「Ｏ」として出力し、オーバフロー信号
が供給されている場合、２値化回路６０からの信号に係
わらず強制的に自信＠「１」を出力し、アンダフロー信
号が供給されている場合、２＠化回路６０からの信号に
係わらず強制的に黒信号ｒＯＪを出力するようになって
いる。Further, the overflow signal from the delay circuit 62 is supplied to one end of an OR circuit 70 via an off circuit 69, and the output of the AND circuit 68 is supplied to the other end of this OR circuit 70. As a result, if the OR circuit 70 is not supplied with an overflow signal or an underflow signal, the 2
1ia converter circuit 60h) etc. as white signal “1J
Alternatively, if the black signal is output as "O" and an overflow signal is supplied, confidence@"1" is forcibly output regardless of the signal from the binarization circuit 60, and an underflow signal is supplied. In this case, the black signal rOJ is forcibly output regardless of the signal from the 2@ conversion circuit 60.

上記強制白黒回路６３の出力はシリアル・パラレル変換
回路１６に供給される。The output of the forced monochrome circuit 63 is supplied to the serial/parallel conversion circuit 16.

このシリアル・パラレル変換回路１６によりパラレル信
号に変換された信号は、インターフェイス１８を介して
画像ファイル装置（図示しない）の制御部（図示しない
）に出力されるようになっている。The signal converted into a parallel signal by this serial/parallel conversion circuit 16 is outputted to a control section (not shown) of an image file device (not shown) via an interface 18.

また、制御部としてのＣＰＵ１９は、マスタータイミン
グ回路２０からのライン同期信号（ＬＳＹＮＣ）に応じ
て全体を制御するものである。すなわら、ドライバ２１
を制即することにより、前記光学系を移動するパルスモ
ータ２２を駆動し、ドライバ２３を制御することにより
、前記露光ランプ２を駆動するものである。Further, the CPU 19 as a control section controls the entire system according to a line synchronization signal (LSYNC) from the master timing circuit 20. In other words, driver 21
By controlling the pulse motor 22 that moves the optical system, the exposure lamp 2 is driven by controlling the driver 23.

次に、上記のような構成において、動作を説明する。す
なわち、オペレータはオペレータパネル（図示しない）
により原稿サイズ等の選択、切換を行うとともに、濃度
等の選択を行い、原稿台１上に原稿Ｏを載置する。Next, the operation in the above configuration will be explained. That is, the operator can use the operator panel (not shown)
The original size, etc., are selected and switched, and the density, etc. are selected, and the original O is placed on the original table 1.

そして、外部のつまり画像ファイル装置のＣＰＬＪ　（
図示しない）からインターフェイス１８を介してｃｐｕ
　１９に原稿読取開始の指令信号が供給された際、ＣＰ
Ｕ１９はドライバ１９を制御して光学系を移動するとと
もに、ドライバ２３を制御して露光ランプ２を点灯する
。これにより、露光ランプ２からの光を原稿Ｏ上に照射
し、この原稿０からの反射光はミラー３．４．５および
レンズ６を介してラインイメージセンサ７に導く。Then, CPLJ of the external image file device (
(not shown) via the interface 18.
When a command signal to start reading the original is supplied to CP 19,
U19 controls the driver 19 to move the optical system, and also controls the driver 23 to turn on the exposure lamp 2. Thereby, the light from the exposure lamp 2 is irradiated onto the original O, and the reflected light from the original 0 is guided to the line image sensor 7 via the mirror 3.4.5 and the lens 6.

すると、ラインイメージセンサ７は、その導かれた光に
よって結像された像を対応する電気信号に変換し、増幅
器８を介してＡ／Ｄ変換回路９に出力する。このＡ／Ｄ
変換回路９は、増幅器８を介してラインイメージセンサ
７から供給される信号をディジタル信号に変換し、シェ
ーディング補正回路１０へ出力する。このシェーディン
グ補正回路１０は、供給されるディジタル信号に対する
シェーディング補正を行い、高域強調回路３１に出力す
る。すると、高域強調回路３１は、供給される信号のエ
ツジ成分つまり高周波成分を強調する。Then, the line image sensor 7 converts the image formed by the guided light into a corresponding electrical signal and outputs it to the A/D conversion circuit 9 via the amplifier 8. This A/D
The conversion circuit 9 converts the signal supplied from the line image sensor 7 via the amplifier 8 into a digital signal, and outputs the digital signal to the shading correction circuit 10. The shading correction circuit 10 performs shading correction on the supplied digital signal and outputs it to the high frequency emphasis circuit 31. Then, the high frequency emphasizing circuit 31 emphasizes the edge components, that is, the high frequency components of the supplied signal.

すなわち、上記シェーディング補正回路１０から供給さ
れる信号は、遅延回路４１を介して加算器５３に供給さ
れる。このとき、ラインバッファ５０には１ライン前の
画像信号が記憶されており、上記遅延回路４１からの画
像信号と同列の画像信号が加算器５３に出力される。ま
た、ラインバッフ？５１にはざらに１ライン前の画像信
号が記憶されており、上記遅延回路４１からの画像信号
と同列の画像信号が加算器５３に出力される。これによ
り、加算器５３は３ライン分の同列の３画素の画像信号
を加算し、その加算結果を加算器５４に出力する。この
とき、１列手前の３ライン分の加算データが遅延回路４
５から加算器５４に供給され、さらに１列手前の３ライ
ン分の加算データが遅延回路４６から加算器５４に供給
されている。That is, the signal supplied from the shading correction circuit 10 is supplied to the adder 53 via the delay circuit 41. At this time, the line buffer 50 stores the image signal of the previous line, and an image signal in the same column as the image signal from the delay circuit 41 is output to the adder 53. Also, line buff? 51 stores an image signal roughly one line before, and an image signal in the same column as the image signal from the delay circuit 41 is output to the adder 53. As a result, the adder 53 adds the image signals of three pixels in the same column for three lines, and outputs the addition result to the adder 54. At this time, the addition data for three lines in front of the column is transferred to the delay circuit 4.
5 is supplied to the adder 54, and addition data for three lines one column before is further supplied to the adder 54 from the delay circuit 46.

これにより、加算器５４は対栗画素を中心とした３×３
のマトリクスに対応する９画素分の画像信号を加算し、
その総和データを減算器５５に出力する。As a result, the adder 54 has a 3×3 pixel centered on the chestnut pixel.
Add the image signals of 9 pixels corresponding to the matrix of
The total sum data is output to the subtracter 55.

また、上記遅延回路４４の出力つまり上記加算器５４で
加算した３×３マトリクス中央の対象画素の画像信号は
ＲＯＭ５２に供給される。このＲＯＭ５２でその画像信
号を９倍した後、遅延回路４７を介して減算器５５に供
給される。これにより、減算器５５は上記ＲＯＭ５２か
ら供給される対象画素の画像信号を９倍した値から加算
器５４からの総和データで減算することにより、周囲の
画素と対像画素との差データを求める。Further, the output of the delay circuit 44, that is, the image signal of the target pixel at the center of the 3×3 matrix added by the adder 54 is supplied to the ROM 52. After the image signal is multiplied by nine in the ROM 52, it is supplied to the subtracter 55 via the delay circuit 47. As a result, the subtracter 55 subtracts the summation data from the adder 54 from the value obtained by multiplying the image signal of the target pixel supplied from the ROM 52 by 9, thereby obtaining difference data between the surrounding pixels and the target pixel. .

この減算器５５の出力つまり差データは係数乗算器５６
に供給される。これにより、係数乗算器５６は減算器５
５からの差データをＣＰＵ１９がらのデータに応じて１
／８〜３７／８の範囲で重み付けしたデータを加算器５
８に出力する。すると、加算器５８は、上記係数乗算器
５６で重み付けしたデータと遅延回路４９から供給され
る３×３マトリクス中央の対象画素の画像信号とを加算
することにより、島周波成分を強調した画像信号を遅延
回路５つを介して２値化回路６０に出力する。The output of this subtracter 55, that is, the difference data is sent to a coefficient multiplier 56.
supplied to As a result, the coefficient multiplier 56 becomes the subtracter 5
The difference data from 5 to 1 according to the data from the CPU 19
Adder 5 adds data weighted in the range of /8 to 37/8.
Output to 8. Then, the adder 58 adds the data weighted by the coefficient multiplier 56 and the image signal of the target pixel at the center of the 3×3 matrix supplied from the delay circuit 49, thereby generating an image signal with the island frequency component emphasized. is output to the binarization circuit 60 via five delay circuits.

これにより、２値化回路６０は、遅延回路５９から供給
される信号を、上記ＣＰＵ１９から供給される同値で比
較し、信号が閾値より上の場合、「白」を判断し、「１
Ｊ信号を強制白黒回路６３に出力し、信号が閾値より下
の場合、「黒」を判断し、「０」信号を強制白黒回路６
３に出力する。Thereby, the binarization circuit 60 compares the signal supplied from the delay circuit 59 with the same value supplied from the CPU 19, and if the signal is above the threshold value, determines "white" and "1".
The J signal is output to the forced black and white circuit 63, and if the signal is below the threshold, it is determined that it is "black" and a "0" signal is output to the forced black and white circuit 6.
Output to 3.

また、上記強調回路３１における減算器５５の差データ
の最上位ビットおよび加算器５８のオーバフロー信号は
オーバフロー・アンダフロー遮理回路５７内のオーバフ
ロー・アンダフロー検知回路６１に供給される。すると
、オーバフロー・アンダフロー検知回路６１は、上記減
算器５５からの差データの最上位ビット（サインビット
）が負（１）で、加算器５８からオーバフロー信号が供
給されていない（０）場合にのみ、オア回路６６からの
アンダフロー信号つまり「０」信号を強制白黒回路６３
に出力する。また、オーバフロー・アンダフロー検知回
路６１は、上記減算器５５からの差データの最上位ビッ
ト（サインビット）が正（０）で、加算器５８からオー
バフロー信号が供給されている（０）場合にのみ、ノア
回路６７からのオーバフロー信号つまり「１」信号を強
制白黒回路６３に出力する。Further, the most significant bit of the difference data from the subtracter 55 in the emphasis circuit 31 and the overflow signal from the adder 58 are supplied to an overflow/underflow detection circuit 61 in the overflow/underflow blocking circuit 57. Then, the overflow/underflow detection circuit 61 detects that if the most significant bit (sign bit) of the difference data from the subtracter 55 is negative (1) and no overflow signal is supplied from the adder 58 (0), Only, the underflow signal from the OR circuit 66, that is, the "0" signal is forced into the black and white circuit 63.
Output to. Further, the overflow/underflow detection circuit 61 detects when the most significant bit (sign bit) of the difference data from the subtracter 55 is positive (0) and an overflow signal is supplied from the adder 58 (0). Only then, the overflow signal from the NOR circuit 67, that is, the “1” signal is output to the forced monochrome circuit 63.

これにより、上記強制白黒回路６３は、オーバフロー信
号、アンダフロー信号が供給されていない場合、２値化
回路６０からの信号をそのまま白信号「１」あるいは黒
信号ｒＯＪとして出力し、オーバフロー信号が供給され
ている場合、２値化回路６０からの信号に係わらず強制
的に白信号「１」を出力し、アンダフロー信号が供給さ
れている場合、２値化回路６０からの信号に係わらず強
制的に黒信号「０」を出力する。As a result, when the overflow signal and the underflow signal are not supplied, the forced monochrome circuit 63 outputs the signal from the binarization circuit 60 as it is as the white signal "1" or the black signal rOJ, and the overflow signal is supplied. If an underflow signal is supplied, the white signal "1" is forcibly output regardless of the signal from the binarization circuit 60, and if an underflow signal is supplied, the white signal "1" is forcibly output regardless of the signal from the binarization circuit 60. outputs a black signal “0”.

この結果、上記オーバフロー・アンダフロー処理回路５
７は、供給される差データの最上位ビットおよびオーバ
フロー信号とに応じて上記２値化回路６０の出力を強制
的に白信号「１」あるいは黒信号ｒＯＪに変更して出力
する。As a result, the overflow/underflow processing circuit 5
7 forcibly changes the output of the binarization circuit 60 to a white signal "1" or a black signal rOJ according to the most significant bit of the supplied difference data and the overflow signal and outputs the same.

上記オーバフロー・アンダフロー処理回路５７、つまり
強制白黒回路６３の２値化出力はシリアル−パラレル変
換回路１６に供給され、インターフェイス１８を介して
上記画像ファイル（図示しない）側に出力される。The binarized output of the overflow/underflow processing circuit 57, that is, the forced monochrome circuit 63, is supplied to the serial-parallel conversion circuit 16, and is outputted to the image file (not shown) via the interface 18.

上記したように、高域強調回路で強調された画像信号が
、オーバフローした際には、強制的に白信号とし、アン
ダフローした際には、強制的に黒信号とすることができ
、簡単な回路構成でデータ化けを防止することができる
。As mentioned above, when the image signal emphasized by the high-frequency emphasis circuit overflows, it can be forcibly made a white signal, and when it underflows, it can be forcibly made a black signal. Data garbled can be prevented by the circuit configuration.

なお、前記実施例では、オーバフロー・アンダフロー検
知回路からのオーバフロー信号およびアンダフロー信号
を用いて強制白黒回路で２値化回路からの２値化データ
の変更を行うものであったが、これに限らず、オーバフ
ロー・アンダフロー検知回路からのオーバフロー信号お
よびアンダフロー信号を用いて、高域強調回路つまり遅
延回路５９の出力を厖大１１（ＦＦ）五ｓあるいは最小
値（００）１ｓに変更するようにしても、同様に実施で
きる。In the above embodiment, the overflow signal and underflow signal from the overflow/underflow detection circuit are used to change the binarized data from the binarization circuit using the forced monochrome circuit. However, using the overflow signal and underflow signal from the overflow/underflow detection circuit, the output of the high frequency emphasis circuit, that is, the delay circuit 59, can be changed to 11 (FF) 5 s or the minimum value (00) 1 s. However, it can be implemented in the same way.

［発明の効果］ 以上詳述したように、この発明によれば、オーバフロー
が生じた際は強制的に白信号に、アンダフローが生じた
際は強制的に黒信号にすることができ、簡単な回路で画
像信号の強調による誤りを防止することができる画像信
号処理装置を提供できる。[Effects of the Invention] As detailed above, according to the present invention, when an overflow occurs, it is possible to force a white signal, and when an underflow occurs, a black signal can be forced, and it is easy to use. Accordingly, it is possible to provide an image signal processing device that can prevent errors due to image signal emphasis using a simple circuit.

【図面の簡単な説明】[Brief explanation of drawings]

図面はこの発明の一実施例を示すもので、第１図は全体
の構成を概略的に示す図、第２図は高域強調回路の構成
を概略的に示す図、第３図はオーバフロー・アンダフロ
ー処理回路の構成を概略的に示す図である。 ８・・・ラインイメージセンサ、１９・・・ｃｐｕ。 ３１・・・高域強調回路（強調手段）、４１〜４９．５
９．６２・・・遅延回路、５０，５１・・・ラインバッ
ファ、５２・・・ＲＯＭ、５３．５４５８・・・加算器
、５５・・・減算器、５６・・・係数乗算器、５７・・
・オーバフロー・アンダフロー処理回路、６０・・・２
値化回路（２値化手段）、６１・・・オーバフロー・°
アンダフロー検知回路（検知手段）、６３・・・強制白
黒回路く出力手段）。The drawings show an embodiment of the present invention; FIG. 1 is a diagram schematically showing the overall configuration, FIG. 2 is a diagram schematically showing the configuration of a high frequency emphasis circuit, and FIG. FIG. 2 is a diagram schematically showing the configuration of an underflow processing circuit. 8... Line image sensor, 19... CPU. 31... High frequency emphasis circuit (emphasis means), 41 to 49.5
9.62... Delay circuit, 50, 51... Line buffer, 52... ROM, 53.5458... Adder, 55... Subtractor, 56... Coefficient multiplier, 57...・
・Overflow/underflow processing circuit, 60...2
Value conversion circuit (binarization means), 61... overflow °
Underflow detection circuit (detection means), 63...forced black and white circuit (output means).

Claims (3)

【特許請求の範囲】[Claims] （１）画像信号の高周波成分を強調する強調手段と、こ
の強調手段による強調した信号により所定の閾値と比較
することにより２値化を行う２値化手段と、 上記強調手段による強調を行った際に、強調した画像信
号がオーバフロー、あるいはアンダフローしたことを検
知する検知手段と、 この検知手段により、オーバフローを検知した際、上記
２値化手段の出力として白信号を出力し、アンダフロー
を検知した際、上記２値化手段の出力として黒信号を出
力する出力手段と を具備したことを特徴とする画像信号処理装置。(1) an emphasizing means for emphasizing high frequency components of an image signal; a binarizing means for performing binarization by comparing the emphasized signal by the emphasizing means with a predetermined threshold; and emphasizing by the emphasizing means. a detection means for detecting that the emphasized image signal has overflowed or underflowed; and when the detection means detects an overflow, it outputs a white signal as an output of the binarization means to detect the underflow. An image signal processing device comprising: output means for outputting a black signal as an output of the binarization means when detected. （２）上記オーバフロー時、上記強調手段による画像信
号を許容範囲の最大値にし、上記アンダフロー時、上記
強調手段による画像信号を許容範囲の最小値にするもの
であることを特徴とする特許請求の範囲第１項記載の画
像信号処理装置。(2) A patent claim characterized in that when the above-mentioned overflow occurs, the image signal produced by the above-mentioned emphasizing means is set to the maximum value within the allowable range, and when the above-mentioned underflow occurs, the image signal produced by the above-mentioned emphasizing means is set to the minimum value within the allowable range. The image signal processing device according to item 1. （３）上記画像信号が、原稿画像の読取信号であること
を特徴とする特許請求の範囲第１項記載の画像信号処理
装置。(3) The image signal processing device according to claim 1, wherein the image signal is a reading signal of a document image.