JPS62192998A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPS62192998A JPS62192998A JP61035664A JP3566486A JPS62192998A JP S62192998 A JPS62192998 A JP S62192998A JP 61035664 A JP61035664 A JP 61035664A JP 3566486 A JP3566486 A JP 3566486A JP S62192998 A JPS62192998 A JP S62192998A
- Authority
- JP
- Japan
- Prior art keywords
- test
- cell plate
- voltage
- switching transistor
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000012360 testing method Methods 0.000 claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 241000238366 Cephalopoda Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置（こ関し、特に動作テスト
時昏こメモリセルのセルプレート電圧を通常便用時とは
異なる任意の値ｌこ設定することを可能とする半導体記
憶装置誓こ関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention relates to a semiconductor memory device (in particular, a method for setting the cell plate voltage of a dead memory cell during an operation test to an arbitrary value different from that during normal use). The present invention relates to a semiconductor memory device that can be configured.
ＭＯＳキャパシタをメモリ容量とする１トランジスタ型
ダイナミックＲＡＭ ｌこおいて、高集積化が進むにつ
れ、スフ−リング則を指導原理として、メモリセルサイ
ズを幅小すると同時に、ＭＯＳキャパシタの酸化膜の薄
膜化により、信号電荷叶を確保しながら高集積化が達成
されてきた。その結果、ＭＯＳキャパシタの酸化膜電界
は高電界となり、薄い酸化膜の絶縁破壊等の信頼性の低
丁が問題となってきている。1-transistor dynamic RAM that uses MOS capacitors as memory capacity As the degree of integration increases, the memory cell size is reduced based on Sfurling's law as a guiding principle, and at the same time, the oxide film of the MOS capacitor is made thinner. As a result, high integration has been achieved while ensuring signal charge capacity. As a result, the oxide film electric field of the MOS capacitor becomes a high electric field, and low reliability such as dielectric breakdown of the thin oxide film has become a problem.
従来、この問題を避けるためＭＯＳキャパシタのゲート
電極（以下セルプレートと称する）ｌこ供給動作電圧（
Ｖｃｃ）の半分のＶｃｃ／２ 電圧が印加されるような
セルプレートを圧発生回路が設けられている。Conventionally, in order to avoid this problem, the supply operating voltage (
A pressure generating circuit is provided for the cell plate to which a voltage of Vcc/2, which is half of Vcc), is applied.
第５図は、従来の大容量ダイナミックＲＡＭ＋こおける
セルプレート′電圧発生回路図である。この装置の構成
について説明すると、半導体素子（１）はＩＭビットダ
イナミックｍの１つのメモリセルであり、セルプレート
（２）ｌこは、電源供給線（３）よりのＶｅｃ電王が抵
抗（４）【こより１／２分割され、Ｖｃｃ／２電圧が印
加さイ１でいる。FIG. 5 is a diagram of a cell plate' voltage generation circuit in a conventional large-capacity dynamic RAM+. To explain the configuration of this device, the semiconductor element (1) is one memory cell of IM bit dynamic m, and the cell plate (2) is connected to a resistor (4) where the Vec voltage from the power supply line (3) is [Thus, the voltage is divided into 1/2, and the Vcc/2 voltage is applied at 1.
従来の大容朦夕゛イカミンクＲＡＭのセルプレート昏こ
は、Ｖｃｃ／２ 電圧しか印加できないため、信頼性及
び特性を保証する手段としてなされる高温雰囲気中で過
電圧を印加するスクリーニングにおいて、電圧番こよる
加速が困難であった。更にＶｃｃ電圧自体を過度番こ昇
圧しても同一基板上の他の部分の絶縁破壊等を紹くため
、ｖｃｅ電圧をあまり高（できず、犬容を化される以前
と同程度の信頼性を保証しようとしてＶｃｃ電圧を篩（
せずに対応しようとシｒ： 場合テスト時間か長くなり
、テスト効率が低下するという問題点があった。Since the cell plate of the conventional large-capacity Squid Mink RAM can only be applied with a voltage of Vcc/2, the voltage number is It was difficult to accelerate. Furthermore, even if the Vcc voltage itself is increased excessively, it will introduce dielectric breakdown in other parts on the same board, so it is not possible to increase the Vce voltage too high, and the reliability will be the same as before the capacitance was changed. Sieve the Vcc voltage (
If you try to deal with this problem without doing it, the problem is that the test time becomes longer and the test efficiency decreases.
この発明は上記のような問題点を解消するため番こなさ
れたもので、テスト時（こ任意１こ設定された電圧をそ
のままセルプレー）１こ印加でき２テスト時間を短縮す
ることができる半導体記憶装置を得ることを目的とする
。This invention was developed in order to solve the above-mentioned problems, and it is a semiconductor memory that can apply one voltage at the time of testing (cell play with the voltage set arbitrarily) and shorten the test time. The purpose is to obtain equipment.
この発明１こ係る半導体記憶装置は、テスト時にテスト
用切り換え信号を人力するスイッチングトランジスタを
設けたものである。Invention 1 This semiconductor memory device is provided with a switching transistor for manually inputting a test switching signal during a test.
この発明においては、テスト時憂こ、セルプレートと電
源供給線か、テスト用切り換え信号を人力することによ
り導通するスイッチングトランジスタを介して短絡する
ことｆこよりテスト時には任意に設定された電源電圧を
、セルフレート′框圧発生回路を経由することなし旙こ
セルプレートに印加できる。In this invention, when testing, it is difficult to short-circuit between the cell plate and the power supply line, or through a switching transistor that is made conductive by manually applying a test switching signal. Self-rate pressure can be applied to the cell plate without passing through the cell pressure generation circuit.
以ド、この発明の実施例を第１図〜第４図について説明
する。なお、この実施例の説明において従来の技術の説
明と重複する部分については適宜その説明を省略する。Embodiments of the present invention will now be described with reference to FIGS. 1 to 4. In addition, in the description of this embodiment, the description of parts that overlap with the description of the conventional technology will be omitted as appropriate.
第１図は、この発明の実施例である半導体記憶装置にお
けるセルプレート電圧発生回路およびそれ１こ付加した
セルプレー１・電圧コントロール回路を示す回路図であ
る。この実施例の特徴は、セルプレート（２）に付随す
る二つの抵抗（４）によるセルプレート電圧発生用抵抗
分圧回路と別に、セルプレー ） ｆ２）と電源供給線
（３）とを、テスト用切り換え信号によりオンするスイ
ッチングトランジスタ（５）を前記二つの抵抗（４）の
接続点と電源供給＃ｉ！（３）との間に接続した点であ
り、第５図に示す従来の半導体記憶装置のセルズＬ／−
）ｉ２１１こ付随するセルプレート電圧発生回路を構成
する抵抗分圧回路とは異なっている。また、テスト用切
り換え信号は外部入力ピンのうちあきピンを使用して入
力される。FIG. 1 is a circuit diagram showing a cell plate voltage generating circuit and a cell plate 1/voltage control circuit added thereto in a semiconductor memory device according to an embodiment of the present invention. The feature of this embodiment is that in addition to the cell plate voltage generation resistor voltage divider circuit using two resistors (4) attached to the cell plate (2), the cell plate (2) and the power supply line (3) are connected for test purposes. A switching transistor (5) turned on by a switching signal is connected to the connection point of the two resistors (4) and the power supply #i! (3), which is the point connected between cells L/− of the conventional semiconductor memory device shown in FIG.
)i211 This is different from the resistor voltage divider circuit that constitutes the accompanying cell plate voltage generation circuit. Further, the test switching signal is input using the open pin among the external input pins.
このよう≦こテスト時憂こ、セルプレートと電源供給線
が、テスト用切り換えパレスをスイッチングトランジス
タ（５）ｌこ印加すること醗こよりスイッチングトラン
ジスタを介して短絡するよう番こしているので、テスト
時に任意に設定した電源電圧を、セルグレート電圧コン
トロール回路を経由することなしにセルプレート印加で
き、テスト時間を短縮することかできる。Unfortunately, during testing, the cell plate and power supply line are short-circuited through the switching transistor (5) rather than applying voltage to the switching transistor (5). An arbitrarily set power supply voltage can be applied to the cell plate without passing through the cell rate voltage control circuit, and test time can be shortened.
第２図は、この発明による半導体記憶装置の他の実施例
を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the semiconductor memory device according to the present invention.
この実施例では抵抗（４）からなるセルプレート電圧発
生用抵抗分圧回路の両端にスイッチングトランジスタ（
６ａ） 、 （６ｂ）を接続し、二つの抵抗（４）の接
続点にスイッチングトランジスタ（６ｃ）を接続し、ス
イッチングトランジスタ（６ａ） 、 （６ｂ）のゲー
トにはインバータ（１）がそれぞれ接続されている。テ
スト用切り換え信号がスイッチングトランジスタ（６ａ
） 、 （６ｂ） 、 （６ｅ） ）こ印加されると、
スイッチングトランジスタ（６ａ） 、 （６ｂ）はオ
フし、スイッチングトランジスタ（６ｃ）はオンし、テ
スト時にはセルプレー） （２＋ １こはテスト用切り
換え信号の振幅に応じた電圧か印加される。In this embodiment, switching transistors (
6a) and (6b) are connected, a switching transistor (6c) is connected to the connection point of the two resistors (4), and an inverter (1) is connected to the gates of the switching transistors (6a) and (6b), respectively. ing. The test switching signal is a switching transistor (6a
) , (6b) , (6e) ) When applied,
The switching transistors (6a) and (6b) are turned off, and the switching transistor (6c) is turned on, and during testing, a voltage corresponding to the amplitude of the test switching signal is applied.
第３図は、この発明のさらに他の実施例による半導体記
憶装＃、７ｉ−示す回路図である。FIG. 3 is a circuit diagram showing a semiconductor memory device #, 7i according to still another embodiment of the present invention.
この実施例では二つの抵抗（４）からなる抵抗分圧回路
と直列蚤こスイッチングトランジスタ（８）を接地側に
挿入し、スイッチングトランジスタ（８）のケート（こ
はインパーク（９）か接続されている。ここで接地側の
抵抗（４）の抵抗値（Ｒ１）とスイッチングトランジス
タ（８）のチャネル抵抗（Ｒ２）の間にＲ，＞＞Ｒ２な
る関係が成立するよう１こする。こうするとセルプレー
ト電圧発生回路に対するスイッチングトランジスタ（８
）の影響は無視てきる。Ｔスト月切り換え信す・かイン
バータ（９） ＋こ印加されると、スイッチングトラン
ジスタ（８）はオフし、セルグレート（２）と電源供給
線（３）か短絡し、テスト時にはセルプレートには電源
１圧が直接印加される。In this embodiment, a resistive voltage divider circuit consisting of two resistors (4) and a series switching transistor (8) are inserted into the ground side, and the gate of the switching transistor (8) is connected to the impark (9). Here, the resistance value (R1) of the ground side resistor (4) and the channel resistance (R2) of the switching transistor (8) are rubbed once so that the relationship R, >> R2 is established. Switching transistor (8) for cell plate voltage generation circuit
) can be ignored. When this voltage is applied to the switching transistor (9), the switching transistor (8) is turned off, the cell rate (2) and the power supply line (3) are shorted, and the cell plate is not connected during the test. One voltage power supply is directly applied.
第４図は、この発明のさらに他の実施例による半導体記
１．は装置ｆをｌＪ＜す。この例では二つの抵抗（４）
により構成される抵抗分用回路と１ａ列にスイッチング
トランジスタαＩを電源、電圧側に挿入し、スイッチン
グトランジスタＨのゲートにはインバータ（１１）が接
続さ２１４でいる。テスト用切り換え信号かインバータ
Ｕ］）ｔこ印加されると、スイッチングトランジスタ０
０はメツし、セルグレート（２）は接地電位（こ設定さ
れる。この場合には、テス［・時に任意１こ設定した接
地電位をセルプレート電圧コントロール回路を経由する
ことなしｆこセルフレー）＋こ印加できる。FIG. 4 shows a semiconductor device according to still another embodiment of the present invention. represents the device f as lJ<. In this example there are two resistors (4)
A switching transistor αI is inserted on the power supply and voltage side in the resistor distribution circuit formed by the circuit 1a, and an inverter (11) is connected to the gate of the switching transistor H at 214. When the test switching signal is applied to the inverter U]), the switching transistor 0
0 is set, and the cell rate (2) is set to the ground potential. + can be applied.
これらの場合にも第１図に示ず一実施例と同様の効果を
奏する。In these cases, the same effects as in the embodiment not shown in FIG. 1 can be obtained.
以−１−のようｆここの発明醗こよれは、テスト特番こ
テスト用切り換入信号を入力「ることφこより、オン。As shown in Figure 1, the invention here is that the test special number is turned on by inputting the test switching input signal.
オフするスイッチングトランジスタを設けたのでテスト
時に任意に設定され１こ電源電圧をセルプレート憂こ直
接印加でき、テスト時間が刃線でさ、テスト効率を高め
ることが可能な半導体記憶装置を得ることができる。Since a switching transistor that is turned off is provided, an arbitrarily set power supply voltage can be applied directly to the cell plate during testing, thereby reducing test time and providing a semiconductor memory device that can increase test efficiency. can.
第１図は、この発明の一実施例である半導体記憶装置番
こおけるセルプレーｌ・電圧発生回路およびそれ番こ付
加したセルフレート電圧コントロール回路を示す回路図
でｔｆ）る。
第２．３．４．５図は、この発明の池の実施側番こよる
半導体ｄ己憶装置を示すセルプレート電圧発生回路およ
びそれに付加したセルフシート電圧コントロール回路を
示す回路図である。
図をこおいて、Ｃ１）は半導体素子、（２）はセルプレ
ート、（３）は電源供給線、（４）は抵抗、（５）、
（６ａ） 、 （６ｂ） 。
（６ｃ） 、 （８） 、 （１１はスイッチングトラ
ンジスタ、（７）。
（Ｑ） 、 ０１）はインバータである。
なお、各図中同一符号は同一、または相当部分を示す。FIG. 1 is a circuit diagram showing a cell rate voltage generating circuit and a self rate voltage control circuit added thereto in a semiconductor memory device according to an embodiment of the present invention. FIG. 2.3.4.5 is a circuit diagram showing a cell plate voltage generation circuit and a self-seat voltage control circuit added thereto, showing a semiconductor self-storage device in which the present invention is implemented. In the figure, C1) is a semiconductor element, (2) is a cell plate, (3) is a power supply line, (4) is a resistor, (5),
(6a), (6b). (6c), (8), (11 are switching transistors, (7). (Q), 01) are inverters. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (2)
タからなるものにおいて、このキヤパシタのセルプレー
トに供給電源電圧の半分の電圧値が印加されると共にセ
ルプレート電圧を動作テスト時にテスト用切り換え信号
を入力することにより変更できるスイツチングトランジ
スタを設けたことを特徴とする半導体記憶装置。(1) In a device consisting of a capacitor as at least one transistor, a voltage value half the supply voltage is applied to the cell plate of the capacitor, and the cell plate voltage is changed by inputting a test switching signal during an operation test. A semiconductor memory device characterized by being provided with a changeable switching transistor.
きピンより入力されることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein the test switching signal is input from a vacant pin among the external input pins.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035664A JPS62192998A (en) | 1986-02-19 | 1986-02-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035664A JPS62192998A (en) | 1986-02-19 | 1986-02-19 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192998A true JPS62192998A (en) | 1987-08-24 |
Family
ID=12448135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035664A Pending JPS62192998A (en) | 1986-02-19 | 1986-02-19 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192998A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207000A (en) * | 1987-02-24 | 1988-08-26 | Oki Electric Ind Co Ltd | Semiconductor device |
| JPH0262783A (en) * | 1988-08-29 | 1990-03-02 | Mitsubishi Electric Corp | Semiconductor memory |
| DE3942656A1 (en) * | 1988-12-28 | 1990-07-05 | Mitsubishi Electric Corp | IMPROVED DYNAMIC SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR AN IMPROVED STORAGE CELL AGING TEST |
| USRE35645E (en) * | 1988-03-14 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103587A (en) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | Capacitor voltage impressing circuit of memory cell in semiconductor storage device |
-
1986
- 1986-02-19 JP JP61035664A patent/JPS62192998A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103587A (en) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | Capacitor voltage impressing circuit of memory cell in semiconductor storage device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207000A (en) * | 1987-02-24 | 1988-08-26 | Oki Electric Ind Co Ltd | Semiconductor device |
| USRE35645E (en) * | 1988-03-14 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| JPH0262783A (en) * | 1988-08-29 | 1990-03-02 | Mitsubishi Electric Corp | Semiconductor memory |
| DE3942656A1 (en) * | 1988-12-28 | 1990-07-05 | Mitsubishi Electric Corp | IMPROVED DYNAMIC SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR AN IMPROVED STORAGE CELL AGING TEST |
| US5079743A (en) * | 1988-12-28 | 1992-01-07 | Mitsubishi Denki Kabushiki Kaisha | Circuit for applying selected voltages to dynamic random access memory |
| US5337272A (en) * | 1988-12-28 | 1994-08-09 | Mitsubishi Denki Kabushiki Kaisha | Circuit for applying selected voltages to dynamic random access memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3795859A (en) | Method and apparatus for determining the electrical characteristics of a memory cell having field effect transistors | |
| KR950001776A (en) | Ferroelectric memory | |
| KR920013695A (en) | Semiconductor Device and Manufacturing Method | |
| KR870005393A (en) | Semiconductor memory | |
| KR950006850A (en) | Selector circuit | |
| JPS644280B2 (en) | ||
| JPH0142167B2 (en) | ||
| KR970012696A (en) | Ferroelectric memory device | |
| KR850003611A (en) | Memory cell capacitor voltage application circuit of semiconductor memory device | |
| KR900005230B1 (en) | A boost signal generating circuitry | |
| US3959782A (en) | MOS circuit recovery time | |
| CA1045716A (en) | Method for operating transistor storage flip-flop and evaluator circuit therefor | |
| JPS62192998A (en) | Semiconductor memory device | |
| KR900003834B1 (en) | Semiconductor integrated circuit | |
| JPH05218308A (en) | Arrangement and its method for testing of operating property of field-effect transistor under test | |
| JP3609185B2 (en) | Signal generation circuit and test mode setting method using the same | |
| US5159369A (en) | Integrated circuit for electrostatic discharge testing | |
| JPH0468720B2 (en) | ||
| JPS5813519Y2 (en) | semiconductor storage device | |
| KR960030237A (en) | Ferroelectric memory device and its operation control method | |
| JP2903824B2 (en) | Semiconductor memory circuit | |
| JPH02146175A (en) | Memory cell counter electrode voltage supplying circuit | |
| JPH0458206B2 (en) | ||
| JPH0351780A (en) | Integrated circuit device | |
| KR0183857B1 (en) | Burn-in stress control circuit of semiconductor memory device |