JPS62189887A

JPS62189887A - サブサンプルフイルタ装置

Info

Publication number: JPS62189887A
Application number: JP61031460A
Authority: JP
Inventors: Isao Kawahara; 功川原; Masanori Hamada; 浜田　雅則
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-02-14
Filing date: 1986-02-14
Publication date: 1987-08-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は広帯域の画像信号をラインオフセットザブサン
プリングによって狭帯域化して伝送する画像信号伝送方
式の受信側における画像復元に関するものである。

従来の技術従来のサブサンプルフィルタ装置としては、例えばテレ
ビジョン学会技術報告資料「高品位テレビの衛星１チャ
ンネル伝送方式ＪＴＥＢＳ　　９６−２゜ＶＯＩ　　７
．＆４４に示されている。第２図はこの従来例による６
ライン６タツプの２次元フィルタを構成するサブサンプ
ルフィルタ装置の構成例である。６〜８は垂直方向遅延
回路、５１〜５３はサブサンプリングの位相に応じて制
御される信号で開閉されるスイッチである。５４〜５６
は水平信号処理を行う一次元フィルタで第３図に示す構
成のものである。３４は６４〜５６の出力を加算するも
のである。

以上の例は５ライン６タツプの例であるが、以下簡単の
ためこの構成例に基づいて従来のサブサンプルフィルタ
装置について説明するものとする。

以上のように構成された従来のサブサンプルフィルタ装
置において、入力信号は本来第４図（ａ）または第６図
（ｂ）の○印に示すようにいわゆる五の目格子状の画素
位置の信号に相当するものである。

Ｘ印の画素位置に和尚する信号は伝送されない。

このような五の目格子状の入力信号に適当な２次元フィ
ルタ処理を行うことによって伝送された信号に対する内
挿補間が行えることはよく知られている。この目的の２
次元フィルタとしては例えば第４図（Ｃ）に示すように
上下対称、左右対称の係数を持ったものが一般に使用さ
れる。上下方向に対称であるため、垂直方向の演算は４
２の出力。

４５の出力、４６の出力の３つの信号を出力することに
なる。一方伝送されて来る入力信号は実際には第７図（
ａ）または（ｂ）に示すようにラインオフセットのない
一定位有の伝送りロックに同期している。第４図（ａ）
　、　（ｂ）においてＸ印の点は信号が無いものとして
いるので、第４図（Ｃ）に示す２次元フィルタ処理を行
うには、伝送されて米た状態のままの第６図（ａ）、（
ロ）の信号パターンでは演算すべき画素の位置にズレを
生ずるとともに、不要な信号を用いて演算を行ってしま
う。そこで伝送パターンをサブサンプルの位相に応じて
抜き取シ、不要な画素位置を０とするため、第２図のス
イッチ回路６１〜６３を設ける。この結果スイッチ回路
の出力信号の変化速度は伝送りロックの２倍の速度とな
る。スイッチ５１〜５３によシ所定の画素位置で抜き取
られた信号は６４〜６６０１次元フィルタで水平方向の
演算処理が行なわれる。水平方向の演算処理が行なわれ
た信号は加算回路３４にて加算され、この加算回路の出
力がサブサンプルフィルタ装置の出力となる。

発明が解決しようとする問題点しかしながら上記のような構成では伝送された画像信号
を所定の位置で抜き取るためのスイッチ回路５１〜６３
を必要としていた。また水平方向の演算としては第４図
に示すようｋ、６ライン６タツプの場合、遅延回路が６
段、加算回路が６箇所、係数回路が３箇所必要となるが
、この水平方向の演算は前述のように伝送りロックの２
倍の速度で行う必要があり、特に係数回路、加算回路を
安定に動作させるためには、同一回路を並列して動作さ
せる必要がある場合も多く、このような場合には回路規
模が大きくなってしまうという問題点を有していた。

本発明はこのような従来のサブサンプルフィルタ装置に
おける欠点を除去し、小さい装置規模で安定に動作する
サブサンプルフィルタ装置を提供しようとするものであ
る。

問題点を解決するための手段本発明は垂直方向の演算を行う垂直信号処理回路と、各
々２つの信号出力を持つ複数の水平信号処理回路と、第
１加算回路と、第２加算回路と。

切換回路とを備えたサブサンプルフィルタ装置であシ、
詳細にはラインオフセットサブサンプルされた画像信号
を入力とする、Ｎ、Ｍを整数としてライン数が２Ｎ＋１
、タップ数が２Ｍの２次元フィルタを構成する装置であ
って、この装置が２Ｎ段の垂直方向の遅延を行う第１信
号遅延回路段を有し、Ｎ＋１個の信号を出力してなる垂
直信号処理回路と、この垂直信号処理回路の各々に結合
され、Ｍ個の係数回路とこのＭ個の係数回路に結合され
所定の段数の遅延を行う第２信号遅延回路段を含んでな
るＮ個の水平信号処理回路と、第１加算回路と、第２加
算回路と、切換回路とを有してなり、前記各々の水平信
号処理回路が前記Ｍ個の係数回路のいずれか１つの出力
と前記第２信号遅延回路段によシ遅延されたＭ−１個の
信号を累算して出力するように構成された第１および第
２累算回路を有するものであり、前記２１１！１加算回
路は前記Ｎ＋１個の水平信号処理回路の２Ｎ＋２個の出
力の一部を加算するよう構成され、前記第２加算回路は
前記Ｎ＋１個の水平信号処理回路の２Ｎ＋２個の出力の
他の一部を加算するよう構成され、前記切換回路は前記
第１加算回路と前記第２加算回路の出力を前記ラインオ
フセットサブサンプルのサンプリング位相を制御する信
号によって切換えるよう構成されたことを特徴とするサ
ブサンプルフィルタ装置。

作　　用本発明は前記した構成によシ、サブサンプルされた入力
画像信号を垂直方向に遅延し、所定の演算を行った後各
々２つの信号出力を持つ複数の水平信号処理回路へそれ
ぞれ供給し、この複数の水平信号処理回路の各々が伝送
されたサンプリング点の右側の演算を行う処理と伝送さ
れた点の左側の演算を行う処理の２つの処理を行い、こ
れらの水平信号処理回路の出力を２つの系統に分類した
後それぞれ加算し、この２つの加算回路の出方をサブサ
ンプリングの位相に応じた信号で切換えて出力すること
によって装置の規模の縮小を図るとともに装置の構成要
素に要求される演算速度を低下させ、安定な動作を行う
ことが可能となるものである。

実施例第１図は本発明の一実施例における６ラインらタップの
サブサンプルフィルタ装置を示すものである。第１図に
おいて１〜４は垂直遅延回路、２４．２６は加算回路、
６０〜６２は水平信号処理回路である。３０．３１は加
算回路、６７は切換回路である。

以上のように構成されたこの実施例のサブサンプルフィ
ルタ装置について以下その動作を説明する。

第６図（ａ）はサブサンプル伝送によって伝送された点
の右側Ａ点に対する演算を示すものであシ、遅延回路を
用いてＡ点の周囲の○印の信号を第５図（Ｃ）の係数を
乗した後加算することを示している。

ｘ印については信号がないものとするため、結果として
第６図（ａ）に示す係数を用いて演算することと等価と
なる。一方実際に伝送されてくる信号は第７図（ａ）の
ようになっておシ、Ａ点に対する演算は第６図（ａ）に
示す係数のみの演算でよく、第５図（Ｃ）に示す係数す
べてを用いる必要のないことがわかる。またＡ点に対す
る演算に必要な係数、および入力信号はともに１伝送り
ロック期間は変化せず、演算を１伝送りロック期間で終
えればよいことになる。

Ｂ点に対しても同様の演算を行うことになる。

第６図（ｂ）、第６図（ｂ）、第７図（ｂ）はＢ点に対
する演算を示している。以上より水平方向の演算は３画
素間の演算で可能であることが示される。

垂直方向については第８図（ａ）　、　（ｂ）に示すよ
うな係数であっても対称性は失なわれていないので７の
信号および６．６の出力をそれぞれ用いることが可能で
ある。

以上に基づいてＡ点に対応する２次元フィルタ、は第８
図（ａ）の構成で可能であシ、Ｂ点に対応する２次元フ
ィルタは第９図の構成で可能となシサプサンプルフィル
タとしてはこの２つのフィルタをサブサンプル位相を制
御する信号に応じて切換えればよいことになる。ところ
で第９図（ａ）　、　（ｂ）を比較すると垂直遅延回路
、水平画素遅延等多くの部分が共通であシ、これらを統
合すると第１０図に示すサブサンプルフィルタ装置が可
能である。水平信号処理回路は第１図の６０に示す構成
のものとなる。水平信号処理回路での演算においては水
平信号処理回路への入力に係数を乗じて所定の遅延を与
えた後画素遅延段からの信号に累算するわけであるが、
係数はＡ点、Ｂ点の演算で共用することができるため第
１図６０のような構成のもので可能となる。

このように本実施例によればラインオフセットサブサン
プルされた入力画像信号を垂直方向に遅延し、所定の演
算を行った後、各々２つの信号出力を持つ複数の水平信
号処理回路へそれぞれ供給し、この複数の水平信号処理
回路の各々を２つの加算回路に分類して供給し、この２
つの加算回路の出力をラインオフセットサブサンプルの
サンプリング位相に応じて切換えることによって、装置
の主要構成要素である加算回路、係数回路０画素遅延回
路等の大部分を低速度で動作させて所望の演算を行うこ
とが可能となるものである。

発明の詳細な説明したように、本発明によれば、装置の大部分を低
速度で動作させることができ、安定な動作が期待できる
とともに、このような低速度動作は装置の消費電力削減
にも大きく貢献し、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるサブサンプルフィル
タ装置のブロック図、第２図は従来例におけるサブサン
プルフィルタ装置のブロック図、第３図は第２図５４〜
５６の１次元フィルタのブロック図、第４図（ａ）、Φ
）はラインオフセットサブサンプルされた信号の本来の
画素位置を示す図、第４図（０）は６ライン６タツプの
２次元フィルタの係数例を示す図、第６図は従来例にお
ける実質的なフィルタ係数を表す図、第６図はラインオ
フセットサブサンプルによって伝送される信号パターン
を示す図、第７図は第６図（ａ）の係数のフィルタの直
接構成例のブロック図、第８図は第６図中）の係数のフ
ィルタの直接構成例のブロック図である。１〜８・・・・・・垂直遅延回路、９〜２３・・・・・
・画素遅延回路、２４〜３９・・・・・・加算回路、４
０〜４５・・・・・・係数回路、５１〜６３・・・・・
・スイッチ回路、５４〜５６・・・・・・１次元フィル
タ％５７・・・・・・切換回路、６８・・・・・・反転
回路、６０〜６２・・・・・・水平信号処理回路。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第３
図第４図峙−−４ξ屯り０ツク川川第５図＋−イ六屯ロック第６図一一一一一一−１４ム四−クロククー←−−−一一→−４式縫しりｖ７り４ζく／ぐ４媛姶や区１膠

Claims

【特許請求の範囲】

ラインオフセットサブサンプルされた画像信号を入力と
する、Ｎ、Ｍを整数としてライン数が２Ｎ＋１、タップ
数が２Ｍの２次元フィルタを構成する装置であって、こ
の装置が２Ｎ段の垂直方向の遅延を行う第１信号遅延回
路段を有し、Ｎ＋１個の信号を出力してなる垂直信号処
理回路と、この垂直信号処理回路の各々に結合され、Ｍ
個の係数回路とこのＭ個の係数回路に結合され所定の段
数の遅延を行う第２信号遅延回路段を含んでなるＮ個の
水平信号処理回路と、第１加算回路と、第２加算回路と
、切換回路とを有してなり、前記各々の水平信号処理回
路が前記Ｍ個の係数回路のいずれか１つの出力と前記第
２信号遅延回路段により遅延されたＭ−１個の信号を累
算して出力するように構成された第１および第２累算回
路を有するものであり、前記第１加算回路は前記Ｎ＋１
個の水平信号処理回路の２Ｎ＋２個の出力の一部を加算
するよう構成され、前記第２加算回路は前記Ｎ＋１個の
水平信号処理回路の２Ｎ＋２個の出力の他の一部を加算
するよう構成され、前記切換回路は前記第１加算回路と
前記第２加算回路の出力を前記ラインオフセットサブサ
ンプルのサンプリング位相を制御する信号によって切換
えるよう構成されたことを特徴とするサブサンプルフィ
ルタ装置。