JPS62189887A - サブサンプルフイルタ装置 - Google Patents
サブサンプルフイルタ装置Info
- Publication number
- JPS62189887A JPS62189887A JP61031460A JP3146086A JPS62189887A JP S62189887 A JPS62189887 A JP S62189887A JP 61031460 A JP61031460 A JP 61031460A JP 3146086 A JP3146086 A JP 3146086A JP S62189887 A JPS62189887 A JP S62189887A
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- JP
- Japan
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- circuits
- circuit
- outputs
- signal
- signal processing
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- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 9
- 230000003111 delayed effect Effects 0.000 claims abstract description 4
- 238000009825 accumulation Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 8
- 241000269820 Euthynnus affinis Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は広帯域の画像信号をラインオフセットザブサン
プリングによって狭帯域化して伝送する画像信号伝送方
式の受信側における画像復元に関するものである。
プリングによって狭帯域化して伝送する画像信号伝送方
式の受信側における画像復元に関するものである。
従来の技術
従来のサブサンプルフィルタ装置としては、例えばテレ
ビジョン学会技術報告資料「高品位テレビの衛星1チャ
ンネル伝送方式JTEBS 96−2゜VOI 7
.&44に示されている。第2図はこの従来例による6
ライン6タツプの2次元フィルタを構成するサブサンプ
ルフィルタ装置の構成例である。6〜8は垂直方向遅延
回路、51〜53はサブサンプリングの位相に応じて制
御される信号で開閉されるスイッチである。54〜56
は水平信号処理を行う一次元フィルタで第3図に示す構
成のものである。34は64〜56の出力を加算するも
のである。
ビジョン学会技術報告資料「高品位テレビの衛星1チャ
ンネル伝送方式JTEBS 96−2゜VOI 7
.&44に示されている。第2図はこの従来例による6
ライン6タツプの2次元フィルタを構成するサブサンプ
ルフィルタ装置の構成例である。6〜8は垂直方向遅延
回路、51〜53はサブサンプリングの位相に応じて制
御される信号で開閉されるスイッチである。54〜56
は水平信号処理を行う一次元フィルタで第3図に示す構
成のものである。34は64〜56の出力を加算するも
のである。
以上の例は5ライン6タツプの例であるが、以下簡単の
ためこの構成例に基づいて従来のサブサンプルフィルタ
装置について説明するものとする。
ためこの構成例に基づいて従来のサブサンプルフィルタ
装置について説明するものとする。
以上のように構成された従来のサブサンプルフィルタ装
置において、入力信号は本来第4図(a)または第6図
(b)の○印に示すようにいわゆる五の目格子状の画素
位置の信号に相当するものである。
置において、入力信号は本来第4図(a)または第6図
(b)の○印に示すようにいわゆる五の目格子状の画素
位置の信号に相当するものである。
X印の画素位置に和尚する信号は伝送されない。
このような五の目格子状の入力信号に適当な2次元フィ
ルタ処理を行うことによって伝送された信号に対する内
挿補間が行えることはよく知られている。この目的の2
次元フィルタとしては例えば第4図(C)に示すように
上下対称、左右対称の係数を持ったものが一般に使用さ
れる。上下方向に対称であるため、垂直方向の演算は4
2の出力。
ルタ処理を行うことによって伝送された信号に対する内
挿補間が行えることはよく知られている。この目的の2
次元フィルタとしては例えば第4図(C)に示すように
上下対称、左右対称の係数を持ったものが一般に使用さ
れる。上下方向に対称であるため、垂直方向の演算は4
2の出力。
45の出力、46の出力の3つの信号を出力することに
なる。一方伝送されて来る入力信号は実際には第7図(
a)または(b)に示すようにラインオフセットのない
一定位有の伝送りロックに同期している。第4図(a)
、 (b)においてX印の点は信号が無いものとして
いるので、第4図(C)に示す2次元フィルタ処理を行
うには、伝送されて米た状態のままの第6図(a)、(
ロ)の信号パターンでは演算すべき画素の位置にズレを
生ずるとともに、不要な信号を用いて演算を行ってしま
う。そこで伝送パターンをサブサンプルの位相に応じて
抜き取シ、不要な画素位置を0とするため、第2図のス
イッチ回路61〜63を設ける。この結果スイッチ回路
の出力信号の変化速度は伝送りロックの2倍の速度とな
る。スイッチ51〜53によシ所定の画素位置で抜き取
られた信号は64〜6601次元フィルタで水平方向の
演算処理が行なわれる。水平方向の演算処理が行なわれ
た信号は加算回路34にて加算され、この加算回路の出
力がサブサンプルフィルタ装置の出力となる。
なる。一方伝送されて来る入力信号は実際には第7図(
a)または(b)に示すようにラインオフセットのない
一定位有の伝送りロックに同期している。第4図(a)
、 (b)においてX印の点は信号が無いものとして
いるので、第4図(C)に示す2次元フィルタ処理を行
うには、伝送されて米た状態のままの第6図(a)、(
ロ)の信号パターンでは演算すべき画素の位置にズレを
生ずるとともに、不要な信号を用いて演算を行ってしま
う。そこで伝送パターンをサブサンプルの位相に応じて
抜き取シ、不要な画素位置を0とするため、第2図のス
イッチ回路61〜63を設ける。この結果スイッチ回路
の出力信号の変化速度は伝送りロックの2倍の速度とな
る。スイッチ51〜53によシ所定の画素位置で抜き取
られた信号は64〜6601次元フィルタで水平方向の
演算処理が行なわれる。水平方向の演算処理が行なわれ
た信号は加算回路34にて加算され、この加算回路の出
力がサブサンプルフィルタ装置の出力となる。
発明が解決しようとする問題点
しかしながら上記のような構成では伝送された画像信号
を所定の位置で抜き取るためのスイッチ回路51〜63
を必要としていた。また水平方向の演算としては第4図
に示すようk、6ライン6タツプの場合、遅延回路が6
段、加算回路が6箇所、係数回路が3箇所必要となるが
、この水平方向の演算は前述のように伝送りロックの2
倍の速度で行う必要があり、特に係数回路、加算回路を
安定に動作させるためには、同一回路を並列して動作さ
せる必要がある場合も多く、このような場合には回路規
模が大きくなってしまうという問題点を有していた。
を所定の位置で抜き取るためのスイッチ回路51〜63
を必要としていた。また水平方向の演算としては第4図
に示すようk、6ライン6タツプの場合、遅延回路が6
段、加算回路が6箇所、係数回路が3箇所必要となるが
、この水平方向の演算は前述のように伝送りロックの2
倍の速度で行う必要があり、特に係数回路、加算回路を
安定に動作させるためには、同一回路を並列して動作さ
せる必要がある場合も多く、このような場合には回路規
模が大きくなってしまうという問題点を有していた。
本発明はこのような従来のサブサンプルフィルタ装置に
おける欠点を除去し、小さい装置規模で安定に動作する
サブサンプルフィルタ装置を提供しようとするものであ
る。
おける欠点を除去し、小さい装置規模で安定に動作する
サブサンプルフィルタ装置を提供しようとするものであ
る。
問題点を解決するための手段
本発明は垂直方向の演算を行う垂直信号処理回路と、各
々2つの信号出力を持つ複数の水平信号処理回路と、第
1加算回路と、第2加算回路と。
々2つの信号出力を持つ複数の水平信号処理回路と、第
1加算回路と、第2加算回路と。
切換回路とを備えたサブサンプルフィルタ装置であシ、
詳細にはラインオフセットサブサンプルされた画像信号
を入力とする、N、Mを整数としてライン数が2N+1
、タップ数が2Mの2次元フィルタを構成する装置であ
って、この装置が2N段の垂直方向の遅延を行う第1信
号遅延回路段を有し、N+1個の信号を出力してなる垂
直信号処理回路と、この垂直信号処理回路の各々に結合
され、M個の係数回路とこのM個の係数回路に結合され
所定の段数の遅延を行う第2信号遅延回路段を含んでな
るN個の水平信号処理回路と、第1加算回路と、第2加
算回路と、切換回路とを有してなり、前記各々の水平信
号処理回路が前記M個の係数回路のいずれか1つの出力
と前記第2信号遅延回路段によシ遅延されたM−1個の
信号を累算して出力するように構成された第1および第
2累算回路を有するものであり、前記211!1加算回
路は前記N+1個の水平信号処理回路の2N+2個の出
力の一部を加算するよう構成され、前記第2加算回路は
前記N+1個の水平信号処理回路の2N+2個の出力の
他の一部を加算するよう構成され、前記切換回路は前記
第1加算回路と前記第2加算回路の出力を前記ラインオ
フセットサブサンプルのサンプリング位相を制御する信
号によって切換えるよう構成されたことを特徴とするサ
ブサンプルフィルタ装置。
詳細にはラインオフセットサブサンプルされた画像信号
を入力とする、N、Mを整数としてライン数が2N+1
、タップ数が2Mの2次元フィルタを構成する装置であ
って、この装置が2N段の垂直方向の遅延を行う第1信
号遅延回路段を有し、N+1個の信号を出力してなる垂
直信号処理回路と、この垂直信号処理回路の各々に結合
され、M個の係数回路とこのM個の係数回路に結合され
所定の段数の遅延を行う第2信号遅延回路段を含んでな
るN個の水平信号処理回路と、第1加算回路と、第2加
算回路と、切換回路とを有してなり、前記各々の水平信
号処理回路が前記M個の係数回路のいずれか1つの出力
と前記第2信号遅延回路段によシ遅延されたM−1個の
信号を累算して出力するように構成された第1および第
2累算回路を有するものであり、前記211!1加算回
路は前記N+1個の水平信号処理回路の2N+2個の出
力の一部を加算するよう構成され、前記第2加算回路は
前記N+1個の水平信号処理回路の2N+2個の出力の
他の一部を加算するよう構成され、前記切換回路は前記
第1加算回路と前記第2加算回路の出力を前記ラインオ
フセットサブサンプルのサンプリング位相を制御する信
号によって切換えるよう構成されたことを特徴とするサ
ブサンプルフィルタ装置。
作 用
本発明は前記した構成によシ、サブサンプルされた入力
画像信号を垂直方向に遅延し、所定の演算を行った後各
々2つの信号出力を持つ複数の水平信号処理回路へそれ
ぞれ供給し、この複数の水平信号処理回路の各々が伝送
されたサンプリング点の右側の演算を行う処理と伝送さ
れた点の左側の演算を行う処理の2つの処理を行い、こ
れらの水平信号処理回路の出力を2つの系統に分類した
後それぞれ加算し、この2つの加算回路の出方をサブサ
ンプリングの位相に応じた信号で切換えて出力すること
によって装置の規模の縮小を図るとともに装置の構成要
素に要求される演算速度を低下させ、安定な動作を行う
ことが可能となるものである。
画像信号を垂直方向に遅延し、所定の演算を行った後各
々2つの信号出力を持つ複数の水平信号処理回路へそれ
ぞれ供給し、この複数の水平信号処理回路の各々が伝送
されたサンプリング点の右側の演算を行う処理と伝送さ
れた点の左側の演算を行う処理の2つの処理を行い、こ
れらの水平信号処理回路の出力を2つの系統に分類した
後それぞれ加算し、この2つの加算回路の出方をサブサ
ンプリングの位相に応じた信号で切換えて出力すること
によって装置の規模の縮小を図るとともに装置の構成要
素に要求される演算速度を低下させ、安定な動作を行う
ことが可能となるものである。
実施例
第1図は本発明の一実施例における6ラインらタップの
サブサンプルフィルタ装置を示すものである。第1図に
おいて1〜4は垂直遅延回路、24.26は加算回路、
60〜62は水平信号処理回路である。30.31は加
算回路、67は切換回路である。
サブサンプルフィルタ装置を示すものである。第1図に
おいて1〜4は垂直遅延回路、24.26は加算回路、
60〜62は水平信号処理回路である。30.31は加
算回路、67は切換回路である。
以上のように構成されたこの実施例のサブサンプルフィ
ルタ装置について以下その動作を説明する。
ルタ装置について以下その動作を説明する。
第6図(a)はサブサンプル伝送によって伝送された点
の右側A点に対する演算を示すものであシ、遅延回路を
用いてA点の周囲の○印の信号を第5図(C)の係数を
乗した後加算することを示している。
の右側A点に対する演算を示すものであシ、遅延回路を
用いてA点の周囲の○印の信号を第5図(C)の係数を
乗した後加算することを示している。
x印については信号がないものとするため、結果として
第6図(a)に示す係数を用いて演算することと等価と
なる。一方実際に伝送されてくる信号は第7図(a)の
ようになっておシ、A点に対する演算は第6図(a)に
示す係数のみの演算でよく、第5図(C)に示す係数す
べてを用いる必要のないことがわかる。またA点に対す
る演算に必要な係数、および入力信号はともに1伝送り
ロック期間は変化せず、演算を1伝送りロック期間で終
えればよいことになる。
第6図(a)に示す係数を用いて演算することと等価と
なる。一方実際に伝送されてくる信号は第7図(a)の
ようになっておシ、A点に対する演算は第6図(a)に
示す係数のみの演算でよく、第5図(C)に示す係数す
べてを用いる必要のないことがわかる。またA点に対す
る演算に必要な係数、および入力信号はともに1伝送り
ロック期間は変化せず、演算を1伝送りロック期間で終
えればよいことになる。
B点に対しても同様の演算を行うことになる。
第6図(b)、第6図(b)、第7図(b)はB点に対
する演算を示している。以上より水平方向の演算は3画
素間の演算で可能であることが示される。
する演算を示している。以上より水平方向の演算は3画
素間の演算で可能であることが示される。
垂直方向については第8図(a) 、 (b)に示すよ
うな係数であっても対称性は失なわれていないので7の
信号および6.6の出力をそれぞれ用いることが可能で
ある。
うな係数であっても対称性は失なわれていないので7の
信号および6.6の出力をそれぞれ用いることが可能で
ある。
以上に基づいてA点に対応する2次元フィルタ、は第8
図(a)の構成で可能であシ、B点に対応する2次元フ
ィルタは第9図の構成で可能となシサプサンプルフィル
タとしてはこの2つのフィルタをサブサンプル位相を制
御する信号に応じて切換えればよいことになる。ところ
で第9図(a) 、 (b)を比較すると垂直遅延回路
、水平画素遅延等多くの部分が共通であシ、これらを統
合すると第10図に示すサブサンプルフィルタ装置が可
能である。水平信号処理回路は第1図の60に示す構成
のものとなる。水平信号処理回路での演算においては水
平信号処理回路への入力に係数を乗じて所定の遅延を与
えた後画素遅延段からの信号に累算するわけであるが、
係数はA点、B点の演算で共用することができるため第
1図60のような構成のもので可能となる。
図(a)の構成で可能であシ、B点に対応する2次元フ
ィルタは第9図の構成で可能となシサプサンプルフィル
タとしてはこの2つのフィルタをサブサンプル位相を制
御する信号に応じて切換えればよいことになる。ところ
で第9図(a) 、 (b)を比較すると垂直遅延回路
、水平画素遅延等多くの部分が共通であシ、これらを統
合すると第10図に示すサブサンプルフィルタ装置が可
能である。水平信号処理回路は第1図の60に示す構成
のものとなる。水平信号処理回路での演算においては水
平信号処理回路への入力に係数を乗じて所定の遅延を与
えた後画素遅延段からの信号に累算するわけであるが、
係数はA点、B点の演算で共用することができるため第
1図60のような構成のもので可能となる。
このように本実施例によればラインオフセットサブサン
プルされた入力画像信号を垂直方向に遅延し、所定の演
算を行った後、各々2つの信号出力を持つ複数の水平信
号処理回路へそれぞれ供給し、この複数の水平信号処理
回路の各々を2つの加算回路に分類して供給し、この2
つの加算回路の出力をラインオフセットサブサンプルの
サンプリング位相に応じて切換えることによって、装置
の主要構成要素である加算回路、係数回路0画素遅延回
路等の大部分を低速度で動作させて所望の演算を行うこ
とが可能となるものである。
プルされた入力画像信号を垂直方向に遅延し、所定の演
算を行った後、各々2つの信号出力を持つ複数の水平信
号処理回路へそれぞれ供給し、この複数の水平信号処理
回路の各々を2つの加算回路に分類して供給し、この2
つの加算回路の出力をラインオフセットサブサンプルの
サンプリング位相に応じて切換えることによって、装置
の主要構成要素である加算回路、係数回路0画素遅延回
路等の大部分を低速度で動作させて所望の演算を行うこ
とが可能となるものである。
発明の詳細
な説明したように、本発明によれば、装置の大部分を低
速度で動作させることができ、安定な動作が期待できる
とともに、このような低速度動作は装置の消費電力削減
にも大きく貢献し、その実用的効果は大きい。
速度で動作させることができ、安定な動作が期待できる
とともに、このような低速度動作は装置の消費電力削減
にも大きく貢献し、その実用的効果は大きい。
第1図は本発明の一実施例におけるサブサンプルフィル
タ装置のブロック図、第2図は従来例におけるサブサン
プルフィルタ装置のブロック図、第3図は第2図54〜
56の1次元フィルタのブロック図、第4図(a)、Φ
)はラインオフセットサブサンプルされた信号の本来の
画素位置を示す図、第4図(0)は6ライン6タツプの
2次元フィルタの係数例を示す図、第6図は従来例にお
ける実質的なフィルタ係数を表す図、第6図はラインオ
フセットサブサンプルによって伝送される信号パターン
を示す図、第7図は第6図(a)の係数のフィルタの直
接構成例のブロック図、第8図は第6図中)の係数のフ
ィルタの直接構成例のブロック図である。 1〜8・・・・・・垂直遅延回路、9〜23・・・・・
・画素遅延回路、24〜39・・・・・・加算回路、4
0〜45・・・・・・係数回路、51〜63・・・・・
・スイッチ回路、54〜56・・・・・・1次元フィル
タ%57・・・・・・切換回路、68・・・・・・反転
回路、60〜62・・・・・・水平信号処理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第3
図 第4図 峙−−4ξ屯り0ツク川川 第5図 +−イ六屯ロック 第6図 一一一一一一−14ム四−クロクク ー←−−−一一→−4式縫しりv7り 4ζく /ぐ4媛姶や 区 1膠
タ装置のブロック図、第2図は従来例におけるサブサン
プルフィルタ装置のブロック図、第3図は第2図54〜
56の1次元フィルタのブロック図、第4図(a)、Φ
)はラインオフセットサブサンプルされた信号の本来の
画素位置を示す図、第4図(0)は6ライン6タツプの
2次元フィルタの係数例を示す図、第6図は従来例にお
ける実質的なフィルタ係数を表す図、第6図はラインオ
フセットサブサンプルによって伝送される信号パターン
を示す図、第7図は第6図(a)の係数のフィルタの直
接構成例のブロック図、第8図は第6図中)の係数のフ
ィルタの直接構成例のブロック図である。 1〜8・・・・・・垂直遅延回路、9〜23・・・・・
・画素遅延回路、24〜39・・・・・・加算回路、4
0〜45・・・・・・係数回路、51〜63・・・・・
・スイッチ回路、54〜56・・・・・・1次元フィル
タ%57・・・・・・切換回路、68・・・・・・反転
回路、60〜62・・・・・・水平信号処理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第3
図 第4図 峙−−4ξ屯り0ツク川川 第5図 +−イ六屯ロック 第6図 一一一一一一−14ム四−クロクク ー←−−−一一→−4式縫しりv7り 4ζく /ぐ4媛姶や 区 1膠
Claims (1)
- ラインオフセットサブサンプルされた画像信号を入力と
する、N、Mを整数としてライン数が2N+1、タップ
数が2Mの2次元フィルタを構成する装置であって、こ
の装置が2N段の垂直方向の遅延を行う第1信号遅延回
路段を有し、N+1個の信号を出力してなる垂直信号処
理回路と、この垂直信号処理回路の各々に結合され、M
個の係数回路とこのM個の係数回路に結合され所定の段
数の遅延を行う第2信号遅延回路段を含んでなるN個の
水平信号処理回路と、第1加算回路と、第2加算回路と
、切換回路とを有してなり、前記各々の水平信号処理回
路が前記M個の係数回路のいずれか1つの出力と前記第
2信号遅延回路段により遅延されたM−1個の信号を累
算して出力するように構成された第1および第2累算回
路を有するものであり、前記第1加算回路は前記N+1
個の水平信号処理回路の2N+2個の出力の一部を加算
するよう構成され、前記第2加算回路は前記N+1個の
水平信号処理回路の2N+2個の出力の他の一部を加算
するよう構成され、前記切換回路は前記第1加算回路と
前記第2加算回路の出力を前記ラインオフセットサブサ
ンプルのサンプリング位相を制御する信号によって切換
えるよう構成されたことを特徴とするサブサンプルフィ
ルタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61031460A JPS62189887A (ja) | 1986-02-14 | 1986-02-14 | サブサンプルフイルタ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61031460A JPS62189887A (ja) | 1986-02-14 | 1986-02-14 | サブサンプルフイルタ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62189887A true JPS62189887A (ja) | 1987-08-19 |
Family
ID=12331870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61031460A Pending JPS62189887A (ja) | 1986-02-14 | 1986-02-14 | サブサンプルフイルタ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62189887A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS612482A (ja) * | 1984-06-15 | 1986-01-08 | Mitsubishi Electric Corp | サブナイキスト標本化フイルタ |
-
1986
- 1986-02-14 JP JP61031460A patent/JPS62189887A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS612482A (ja) * | 1984-06-15 | 1986-01-08 | Mitsubishi Electric Corp | サブナイキスト標本化フイルタ |
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