JPS62189740A - 半導体集積回路の配線形成方法 - Google Patents
半導体集積回路の配線形成方法Info
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- JPS62189740A JPS62189740A JP3147686A JP3147686A JPS62189740A JP S62189740 A JPS62189740 A JP S62189740A JP 3147686 A JP3147686 A JP 3147686A JP 3147686 A JP3147686 A JP 3147686A JP S62189740 A JPS62189740 A JP S62189740A
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- 238000000034 method Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 239000011159 matrix material Substances 0.000 abstract 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１５ Δ叩４）うに蝿も普ｄ開
産業上の利用分野
本発明は半導体集積回路装置（ＬＳＩ）とくにその配線
形成方法に関するものである。
形成方法に関するものである。
従来の技術
一般に大規模な回路数のＬＳＩをレイアウト設計する場
合に、第４図のＬＳＩチップ図に示すように、全体の回
路をいくつかの回路ブロック１に分割し、各ブロック１
のレイアウトを行なった後、ブロック１間の配線２の形
成を行なう構造が採られる。１１は入出力（Ｉｌｏ）パ
ッドである。又、いくつかの汎用的なブロック１は、す
でに設計されてデータベースに入っているものが使用さ
れる。
合に、第４図のＬＳＩチップ図に示すように、全体の回
路をいくつかの回路ブロック１に分割し、各ブロック１
のレイアウトを行なった後、ブロック１間の配線２の形
成を行なう構造が採られる。１１は入出力（Ｉｌｏ）パ
ッドである。又、いくつかの汎用的なブロック１は、す
でに設計されてデータベースに入っているものが使用さ
れる。
発明が解決しようとする問題点
従来の方法ではプロ２２１間配線時には回路ブロック１
の形状が固定している為、回路ブロック１を横切るよう
な配線を引くことはできなかった。
の形状が固定している為、回路ブロック１を横切るよう
な配線を引くことはできなかった。
この為、ＬＳＩ１レイアウト設計する場合に、第４図に
示すようにブロック間配線２を遠回りさせる必要が生じ
ることがあった。これはＬＳＩのチップ面積が増大した
り、配線長が増加する為に信号の配線による伝播遅延が
増大し、電気的特性を悪くする等の極めて問題の大きい
弊害があった。
示すようにブロック間配線２を遠回りさせる必要が生じ
ることがあった。これはＬＳＩのチップ面積が増大した
り、配線長が増加する為に信号の配線による伝播遅延が
増大し、電気的特性を悪くする等の極めて問題の大きい
弊害があった。
本発明は、配線の遠回りを不要とし、チップ面積の小型
化に適し、配線の自由度が高く、遅延時間が短く、ラン
ダムロジックＬＳＩ等の配線形成に好都合な方法を提供
することを目的とする。
化に適し、配線の自由度が高く、遅延時間が短く、ラン
ダムロジックＬＳＩ等の配線形成に好都合な方法を提供
することを目的とする。
問題点を解決するだめの手段
本発明は、複数の回路ブロックが配置され、前記回路ブ
ロックをｍ行ｍ列（ｎ、ｍは整数）に配列された部分ブ
ロックに分割し、隣接する前記部分ブロック行間又は前
記部分ブロック列間に配線領域を形成し、前記部分ブロ
ック間の配線は前記配線領域ですべて直線状に配置され
、前記回路ブロック間を接続する配線を、前記配線領域
に前記部分ブロック間の配線と直交配置することを特徴
とする半導体集積回路の配線方法である。
ロックをｍ行ｍ列（ｎ、ｍは整数）に配列された部分ブ
ロックに分割し、隣接する前記部分ブロック行間又は前
記部分ブロック列間に配線領域を形成し、前記部分ブロ
ック間の配線は前記配線領域ですべて直線状に配置され
、前記回路ブロック間を接続する配線を、前記配線領域
に前記部分ブロック間の配線と直交配置することを特徴
とする半導体集積回路の配線方法である。
作 用
本発明によれば、回路ブロック間を接続する配線は配線
領域内ですべて直線状をなすようにでき、部分ブロック
間の配線領域の幅は、回路ブロックを接続する配線に応
じて設定することができ、配線の自由度が高く、合理的
な配線形成を行うことが可能となる。
領域内ですべて直線状をなすようにでき、部分ブロック
間の配線領域の幅は、回路ブロックを接続する配線に応
じて設定することができ、配線の自由度が高く、合理的
な配線形成を行うことが可能となる。
実施例
１はスタンダードセル方式のランダムロジック回路ブロ
ックであって、このブロック１は複数の部分ブロック３
に分割され、ブロック３は行列状に配置されスタンダー
ドセルが多数形成されている。配列状に配置された複数
の部分ブロック３間は上下又は左右に隣接する部分ブロ
ック間の配線４によって接続され、しかも隣接ブロック
３間の配線４に折れ曲がりがない。さらに部分ブロック
３間に存在する行間７又は列間８よりなる配線領域を広
げ、前記行間７又は列間８のたとえばＡｇ又はポリＳｔ
配線４に使用されなかったポリＳｉ又はＡｌからなる配
線層を使って同行間７又は列間８に同ブロック３を左右
又は上下に横切るフィードスルー配線９を配し、同フィ
ードスル−配線９を第２図に示すようにブロック１間の
配線 の一部として使うことにより、従来に比較して短
かいブロック１間配線２を行なうことができる。
ックであって、このブロック１は複数の部分ブロック３
に分割され、ブロック３は行列状に配置されスタンダー
ドセルが多数形成されている。配列状に配置された複数
の部分ブロック３間は上下又は左右に隣接する部分ブロ
ック間の配線４によって接続され、しかも隣接ブロック
３間の配線４に折れ曲がりがない。さらに部分ブロック
３間に存在する行間７又は列間８よりなる配線領域を広
げ、前記行間７又は列間８のたとえばＡｇ又はポリＳｔ
配線４に使用されなかったポリＳｉ又はＡｌからなる配
線層を使って同行間７又は列間８に同ブロック３を左右
又は上下に横切るフィードスルー配線９を配し、同フィ
ードスル−配線９を第２図に示すようにブロック１間の
配線 の一部として使うことにより、従来に比較して短
かいブロック１間配線２を行なうことができる。
なお、配線４，９は眉間絶縁されたＡｇの２層構造でも
よい。
よい。
このように、本発明の提供する配線方法を用いればブロ
ック１を横切るフィードスルー配線９を追加することが
可能となる。更に、ブロック３のフィードスルー領域も
ブロック１間の配線領域として使用できる為、同じ信号
の配線について経路の候補を多く選ぶことができ、従来
に比較して、遅延特性、チップ面積の点でより最適化を
はかることができる。
ック１を横切るフィードスルー配線９を追加することが
可能となる。更に、ブロック３のフィードスルー領域も
ブロック１間の配線領域として使用できる為、同じ信号
の配線について経路の候補を多く選ぶことができ、従来
に比較して、遅延特性、チップ面積の点でより最適化を
はかることができる。
さらに、本発明の例を第３図のＬＳＩＳロブロック間図
に基づいて説明する。
に基づいて説明する。
第３図において点線で囲まれたブロック１はたとえばＭ
Ｏ３ＬＳＩ構造のランダムロジック回路を実現するブロ
ックであり、ＭＯＳ ）ランジスタよりなる論理機能セ
ル１ｏの並びによって構成されるスタンダードセルブロ
ック３を複数配置し、ブロック３同志の配線４、ブロッ
ク１間の配線９Ｊｒ喜虐シｈイー八ス−すｈわ負−行に
配置されたセル１０及びそれに付随するセル行間配線を
部分ブロック３とし、他の部分ブロック３との配線４は
′部分ブロック３内での折れ曲が９は許すが、部分ブロ
ック３間の領域では垂直方向にまっすぐとなるようにす
る。
Ｏ３ＬＳＩ構造のランダムロジック回路を実現するブロ
ックであり、ＭＯＳ ）ランジスタよりなる論理機能セ
ル１ｏの並びによって構成されるスタンダードセルブロ
ック３を複数配置し、ブロック３同志の配線４、ブロッ
ク１間の配線９Ｊｒ喜虐シｈイー八ス−すｈわ負−行に
配置されたセル１０及びそれに付随するセル行間配線を
部分ブロック３とし、他の部分ブロック３との配線４は
′部分ブロック３内での折れ曲が９は許すが、部分ブロ
ック３間の領域では垂直方向にまっすぐとなるようにす
る。
このようにブロック１ｆｔ構成すると、隣接する部分ブ
ロック３間の相対距離は配線領域を通過する配線の本数
に応じて自由に設定することができ、同領域で部分ブロ
ック３を結合する配線に使用しなかった配線層を使って
左右方向にフィードスルー配線９を引くことが可能とな
る。
ロック３間の相対距離は配線領域を通過する配線の本数
に応じて自由に設定することができ、同領域で部分ブロ
ック３を結合する配線に使用しなかった配線層を使って
左右方向にフィードスルー配線９を引くことが可能とな
る。
ブロック１間の配線時には、ブロック間配線領域（チャ
ネル）及び部分ブロック３間のフィードスルー領域を探
索することにより、従来のチャネルだけを探索する方法
に比較して、遅延特性が良い配線を得ることができ、し
かもチップ面積をより小さくできる。
ネル）及び部分ブロック３間のフィードスルー領域を探
索することにより、従来のチャネルだけを探索する方法
に比較して、遅延特性が良い配線を得ることができ、し
かもチップ面積をより小さくできる。
発明の効果
本発明の配線方法は、ブロックを横切るフィードスルー
配線を自由に引くことを可能とし、このことにより、チ
ップ面積を小さくする。配線長の短い配線を行なえる等
の効果を得ることができる。
配線を自由に引くことを可能とし、このことにより、チ
ップ面積を小さくする。配線長の短い配線を行なえる等
の効果を得ることができる。
第１図は本発明で用いるＬＳＩブロック構造図、第２図
は本発明の配線方法によるブロック間配線図、第３図は
本発明の一実施例で用いるＬＳＩブロック構造図、第４
図は従来のブロック構造を含むＬＳＩチップの概略図で
ある。 １・・・・・・回路ブロック、３・・・・・・部分ブロ
ック、９・・・・・・フィードスルー配線。
は本発明の配線方法によるブロック間配線図、第３図は
本発明の一実施例で用いるＬＳＩブロック構造図、第４
図は従来のブロック構造を含むＬＳＩチップの概略図で
ある。 １・・・・・・回路ブロック、３・・・・・・部分ブロ
ック、９・・・・・・フィードスルー配線。
Claims (3)
- （１）複数の回路ブロックが配置され、前記回路ブロッ
クをｍ行ｍ列（ｎ、ｍは整数）に配列された部分ブロッ
クに分割し、隣接する前記部分ブロック行間又は前記部
分ブロック列間に配線領域を形成し、前記部分ブロック
間の配線は前記配線領域ですべて直線状に配置され、前
記回路ブロック間を接続する配線を、前記配線領域に前
記部分ブロック間の配線と直交配置することを特徴とす
る半導体集積回路の配線形成方法。 - （２）回路ブロック間を接続する配線は配線領域内です
べて直線状をなす特許請求の範囲第１項記載の半導体集
積回路の配線形成方法。 - （３）部分ブロック間の配線領域の幅は、回路ブロック
を接続する配線に応じて設定する特許請求の範囲第１項
記載の半導体集積回路の配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031476A JPH07118506B2 (ja) | 1986-02-14 | 1986-02-14 | 半導体集積回路の配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031476A JPH07118506B2 (ja) | 1986-02-14 | 1986-02-14 | 半導体集積回路の配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62189740A true JPS62189740A (ja) | 1987-08-19 |
| JPH07118506B2 JPH07118506B2 (ja) | 1995-12-18 |
Family
ID=12332314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61031476A Expired - Lifetime JPH07118506B2 (ja) | 1986-02-14 | 1986-02-14 | 半導体集積回路の配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118506B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484638A (en) * | 1987-09-28 | 1989-03-29 | Nec Corp | Design of integrated circuit formed by building block system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052040A (ja) * | 1983-08-31 | 1985-03-23 | Hitachi Ltd | 半導体集積回路 |
| JPS60167444A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | ビルデイングブロツク方式の高密度集積回路 |
-
1986
- 1986-02-14 JP JP61031476A patent/JPH07118506B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052040A (ja) * | 1983-08-31 | 1985-03-23 | Hitachi Ltd | 半導体集積回路 |
| JPS60167444A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | ビルデイングブロツク方式の高密度集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484638A (en) * | 1987-09-28 | 1989-03-29 | Nec Corp | Design of integrated circuit formed by building block system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118506B2 (ja) | 1995-12-18 |
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