JPS62182929A - Micro instruction correcting circuit - Google Patents
Micro instruction correcting circuitInfo
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- JPS62182929A JPS62182929A JP2631286A JP2631286A JPS62182929A JP S62182929 A JPS62182929 A JP S62182929A JP 2631286 A JP2631286 A JP 2631286A JP 2631286 A JP2631286 A JP 2631286A JP S62182929 A JPS62182929 A JP S62182929A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロ命令訂正回路に関し、特にデータ処理
装置の評価装置におけるマイクロ命令訂正回路に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microinstruction correction circuit, and more particularly to a microinstruction correction circuit in an evaluation device for a data processing device.
データ処理装置のマイクロ命令は装置を出荷する前にコ
ード化し読出し専用メモリ（以下１（ＯＭと略す）に書
込んで装置に実装する場合が多く、このようなデータ処
理装置では制御シーケンスに従ってＲＯＭの内容・を順
次読出しマイクロ命令レジスタに保持して実行するもの
であった。The microinstructions of a data processing device are often coded and written into a read-only memory (hereinafter referred to as OM) before the device is shipped. The contents were sequentially read out, held in a microinstruction register, and executed.
上述したようにマイクロ命令の読出しはＲＯＭの内容を
制御シーケンスに従って読出して実行するようになって
いるのでデータ処理装置の開発段階ではマイクロプログ
ラムの誤シが発見される毎に新たＫＲＯＭＲＯＭデータ
し直し、ＲＯＭデータの書込み、ＲＯＭの交換をする必
要があう装置評価時間が長くなるという欠点があった。As mentioned above, microinstructions are read by reading the contents of the ROM according to the control sequence and executed, so at the development stage of the data processing device, whenever an error in the microprogram is discovered, new KROMROM data is read out and executed. This method has the disadvantage that it takes a long time to evaluate the device since it is necessary to write ROM data and replace the ROM.
本発明のマイクロ命令訂正回路は、予めマイクロ命令が
格納されている読出専用の第１のメモリ手段と、マイク
ロ命令を選択的に置換えるためのマイクロ命令を保持す
る第２のメモリ手段と、アドレス指定された第１のメモ
リ手段中のマイクロ命令を同様にアドレス指定された第
２のメモリ手段から読出されたマイクロ命令をマイクロ
命令レジスタに格納することを表示する第３のメモリ手
段と、第１のメモリ手段から読出されたマイクロ命令と
第２のメモリ手段から読出されたマイクロ命令とのいず
れかを選択する選択手段と、選択手段により選択された
マイクロ命令を保持するマイクロ命令保持レジスタとを
有している。The microinstruction correction circuit of the present invention comprises: a read-only first memory means in which microinstructions are stored in advance; a second memory means holding microinstructions for selectively replacing the microinstructions; a third memory means indicating that a microinstruction in the addressed first memory means is to be stored in a microinstruction register read from a similarly addressed second memory means; and a microinstruction holding register that holds the microinstruction selected by the selection device. are doing.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
図面は本発明の一実施例を示す。図において、本発明の
一実施例はコントロールメモリ（以下ＣＭと略す）１と
、マイクロ命令保持メモリ２と、表示メモリ３とを有し
ている。ＣＭＩは予めマイクロ命令が書込まれており、
マイクロ命令保持メモリ２はＣＭＩのマイクロ命令を置
換える命令を保持するたとえば３２ビット幅を有してお
シ、サービスプロセッサ（以下ＳｖＰ と略す）により
データバス上のデータを書込むように構成されている。The drawing shows an embodiment of the invention. In the figure, one embodiment of the present invention has a control memory (hereinafter abbreviated as CM) 1, a microinstruction holding memory 2, and a display memory 3. CMI has micro instructions written in advance,
The microinstruction holding memory 2 has a width of, for example, 32 bits and holds instructions to replace microinstructions of the CMI, and is configured to write data on the data bus by a service processor (hereinafter abbreviated as SvP). There is.
表示メモリ３はマイクロ命令の置換えを表示する１ビッ
ト幅を有していて、同様に５ＶＰ１２によりデータパス
上に出力されたデータの最下位ビットを書込むように構
成されている。マルチプレクサ４は３２ビット幅を有し
ている。マイクロ命令レジスタ（以下ＭＩＲと略す）５
は３２ビット幅を有するレジスタで、デコーダ６に接続
されている。演算部７は３２ビット幅の論理演算、算術
演算、シフト機能を持ち内部の汎用レジスタ間の演算を
行う、又、データバス上のデータの汎用レジスタへのセ
ット及び汎用レジスタからデータバスへのデータの出力
が可能である。アドレス制御部８はシーケンサとも呼ば
れ次に読出すべきマイクロ命令のアドレスを決定しアド
レスバスｌＯに出力する。データバス９は３２ビット幅
のデータバスで、アドレスバスｌＯは１２ビット幅のア
ドレスバスである。評価回路１１はマイクロ命令保持メ
モリ２および表示メモリ３を含み、装置の開発期間中の
み付加し、装置完成時又は装置出荷時には取はずす評価
回路である。５ＶＰ１２はオペレータの指示により予め
割当てられたレジスタ、メモリへのデータの設定、クロ
ック制御等の各種制御及び障害発生時の情報収集、電源
投入時のメモリ及びレジスタ類の′０”クリア等を゛行
う。The display memory 3 has a one bit width for displaying microinstruction replacements and is similarly configured to write the least significant bit of the data output on the data path by the 5VP12. Multiplexer 4 has a width of 32 bits. Micro instruction register (hereinafter abbreviated as MIR) 5
is a register having a width of 32 bits and is connected to the decoder 6. The calculation unit 7 has 32-bit width logical operations, arithmetic operations, and shift functions, and performs operations between internal general-purpose registers, and also sets data on the data bus to general-purpose registers and transfers data from general-purpose registers to the data bus. It is possible to output The address control unit 8, also called a sequencer, determines the address of the microinstruction to be read next and outputs it to the address bus IO. Data bus 9 is a 32-bit wide data bus, and address bus 1O is a 12-bit wide address bus. The evaluation circuit 11 includes a microinstruction holding memory 2 and a display memory 3, and is an evaluation circuit that is added only during the development period of the device and removed when the device is completed or shipped. 5VP12 performs various controls such as registers and memory assigned in advance according to operator instructions, various controls such as clock control, information collection in the event of a failure, and clearing the memory and registers to 0 when the power is turned on. .
先ず、本実施例においては制御線は省略しているが、マ
イクロ命令保持メモリ２及び表示メモリ３はオペレータ
の指示により５ＶＰ１２を経てデータの書込みが行なわ
れる。すなわち、ＣＭｌのアドレスＡｙＨのマイクロ命
令を置換える場合は、５ＶＰ１２はアドレスバス１０に
アドレスＡｎを出力し、データバスに置換えようとする
マイクロ命令を出力してマイクロ命令保持メモリ２に？
込みパルスを送出する、次に同様にアドレスバス１０に
アドレスＡＨを出力し、データバスの最下位ビットに論
理″′１＃を出力して表示メモリ３に書込みパルスを送
出する、これによりマイクロ命令保持メ七り２のアドレ
スＡｎには置換え用のマイクロ命令が格納され、表示メ
モリ３のアドレスＡｎＫは論理″″ｌ”が格納されアド
レスＡｎのマイクロ命令を置換えることを表示する。First, although control lines are omitted in this embodiment, data is written into the microinstruction holding memory 2 and the display memory 3 via the 5VP 12 according to instructions from the operator. That is, when replacing the microinstruction at address AyH of CMl, the 5VP 12 outputs the address An to the address bus 10, outputs the microinstruction to be replaced to the data bus, and stores it in the microinstruction holding memory 2.
Similarly, the address AH is output to the address bus 10, and the logic ``'1#'' is output to the least significant bit of the data bus to send a write pulse to the display memory 3. This causes the microinstruction A micro-instruction for replacement is stored at address An of the holding memory 2, and a logic ""l" is stored at address AnK of the display memory 3, indicating that the micro-instruction at address An is to be replaced.
次にマイクロ命令の実行動作を説明する。マイクロ命令
の実行開始は５ＶＰ１２からの指示によりアドレス制御
部８のアドレスレジスタ（図示せず）に開始アドレスを
セットし、ＭＩＲ５ＫＮＯＰ命令（レジスタ、メモリ類
の内容が全く変化しない命令）をセットしてクロックの
送出を開始することにより行われる。すなわち最初の命
令サイクルでアドレス制御部８からアドレスバス１ｏに
出力されタアドレスＡｏはＣＭＩに供給されＣＭｌのア
ドレスＡＯのマイクロ命令を読出してマルチブレ〃４に
入力する、同時にマイクロ命令保持メモリ２のアドレス
Ａｏからデータが読出されマルチプレクサ４のもう一方
の入力となる。又同時に表示メモリ３のアドレスＡｏか
らは論理″′０”（電源投入時にＳＶＰにより初期設定
された状態である）が読出されマルチプレクサ４０制御
信号となる、該制御信号が論理″′０”であればＣＭＩ
のマイクロ命令が選択されＭＩＲ５にセットされる。Next, the execution operation of the microinstruction will be explained. To start executing a microinstruction, set the start address in the address register (not shown) of the address control unit 8 according to an instruction from the 5VP12, set the MIR5KNOP instruction (an instruction that does not change the contents of registers or memories at all), and start the clock. This is done by starting the transmission of . That is, in the first instruction cycle, the address Ao outputted from the address control unit 8 to the address bus 1o is supplied to the CMI, and the microinstruction at the address AO of the CM1 is read out and input to the multi-branch 4, and at the same time the address of the microinstruction holding memory 2 is read out. Data is read from Ao and becomes the other input of multiplexer 4. At the same time, a logic "'0" (the state initialized by SVP when the power is turned on) is read from the address Ao of the display memory 3, and becomes a control signal for the multiplexer 40. Even if the control signal is a logic "0", If CMI
The microinstruction is selected and set in MIR5.
ＭＩＲ５にマイクロ命令がセットされると次のクロック
サイクルでデコーダ６によりマイクロ命令の解読を行い
演算部７での各種演算、プロセッサ外部への入出力動作
あるいはアドレス制御部８でのアドレス演算のいずれか
が行われ１つのマイクロ命令の実行が完了する。（なお
マイクロ命令の種類及び各種マイクロ命令の動作につい
ては本発明に関係ない為詳細な説明は省略する一同様に
アドレス制御部８から次に実行すべきマイクロ命令のア
ドレスが出力され順次ＣＭＩからマイクロ命令を取出し
て実行が行われる。When a microinstruction is set in the MIR 5, the decoder 6 decodes the microinstruction in the next clock cycle and performs various operations in the arithmetic unit 7, input/output operations to the outside of the processor, or address operations in the address control unit 8. is performed, and the execution of one microinstruction is completed. (The types of microinstructions and the operations of various microinstructions are not related to the present invention, so a detailed explanation will be omitted.) Similarly, the address of the next microinstruction to be executed is output from the address control unit 8, and the microinstructions are sequentially sent from the CMI to the An instruction is retrieved and executed.
次にマイクロ命令が置換えられる場合について説明する
。前記同様にアドレス制御部８からアドレスＡｎが出力
されＣＭＩ のマイクロ命令とマイクロ命令保持メモリ
２のマイクロ命令が読出されてマルチプレクサ４を制御
しマイクロ命令保持メモリ２の出力マイクロ命令がＭＩ
Ｒ５にセットされる。以下前記同様にしてマイクロ命令
が実行される。以上のようにマイクロ命令をＭＩＲ５に
セットする場合は必らず表示メモリ３を参照し、表示メ
モリ３の出力値が論理″ＫｏＰｌであればＣＭｌから読
出され九マイクロ命令を、論理″′１″であればマイク
ロ命令保持メモリ２から読出されたマイクロ命令をＭＩ
Ｒ５にセットし実行する。Next, a case in which microinstructions are replaced will be explained. Similarly to the above, the address An is output from the address control unit 8, the microinstruction of CMI and the microinstruction of the microinstruction holding memory 2 are read out, and the multiplexer 4 is controlled so that the output microinstruction of the microinstruction holding memory 2 is read out from the microinstruction of the microinstruction holding memory 2.
Set to R5. Thereafter, microinstructions are executed in the same manner as described above. As mentioned above, when setting a microinstruction to MIR5, the display memory 3 is always referred to, and if the output value of the display memory 3 is the logic "KoPl", it is read from the CMl and the 9 microinstruction is set to the logic "'1". If so, the microinstruction read from the microinstruction holding memory 2 is MI
Set to R5 and execute.
なお、装置完成時又は出荷時には評価回路１１は取外す
され、ＣＭＩはプログラムの誤りは修正され最新のもの
に置換えられる。又、マルチプレクサ４０制御線はその
時点で論理″０”Ｋ固定され常にＣＭＩからのマイクロ
命令が選択されてＭＩＲｓにセットされるようになる。Note that when the device is completed or shipped, the evaluation circuit 11 is removed, and errors in the CMI program are corrected and replaced with the latest one. Also, the multiplexer 40 control line is fixed at logic "0" K at that point, so that the microinstruction from CMI is always selected and set in MIRs.
以上説明したようにマイクロ命令読出し時表示メモリを
参照し、表示メモリがマイクロ命令の置換えを表示して
いなければ予め書込まれた読出専用メモリのマイクロ命
令が実行され、表示メモリがマイクロ命令の置換えを表
示していれば置換えようとしているマイクロ命令が格納
されているマイクロ命令保持メモリのマイクロ命令を実
行することにより短時間にマイクロ命令を訂正実行する
ことができ、装置の評価期間を短縮できる効果がある。As explained above, when reading a microinstruction, the display memory is referred to, and if the display memory does not indicate the replacement of the microinstruction, the microinstruction in the read-only memory written in advance is executed, and the display memory displays the replacement of the microinstruction. If displayed, the microinstruction can be corrected and executed in a short time by executing the microinstruction in the microinstruction holding memory that stores the microinstruction to be replaced, which has the effect of shortening the device evaluation period. There is.
図面は本発明の一実施例を示すブロック図である。
１・・・・・・コントロールメモＩＪ、２・・・・・・
マイクロ命令保持メモリ、３・・・・・・表示メモリ、
４・・・・・・マルチプレクサ、５・・・・・・マイク
ロ命令レジスタ、６・・・・・・デコーダ、７・・・・
・・演算部、８・・・・・・アドレス制御部、９・・・
・・・データバス、１０・・・・・・アドレスバス、１
１・・・・・・評価回路、１２・・・・・・サービスプ
ロセッサ。
代理人 弁理士 内 原 晋
／ｌまシ１乙イｄテプａ許The drawing is a block diagram showing one embodiment of the present invention. 1... Control memo IJ, 2...
Microinstruction holding memory, 3...display memory,
4... Multiplexer, 5... Micro instruction register, 6... Decoder, 7...
...Arithmetic section, 8...Address control section, 9...
...Data bus, 10...Address bus, 1
1...Evaluation circuit, 12...Service processor. Agent: Susumu Uchihara, Patent Attorney
Claims (1)
１のメモリ手段と、前記マイクロ命令を選択的に置換え
るためのマイクロ命令を保持する第２のメモリ手段と、
アドレス指定された前記第１のメモリ手段中のマイクロ
命令を同様にアドレス指定された前記第２のメモリ手段
中のマイクロ命令に置換えることを表示する第３のメモ
リ手段と、前記第１のメモリ手段から読出されたマイク
ロ命令と前記第２のメモリ手段から読出されたマイクロ
命令とのいずれかを選択する選択手段と、前記選択手段
により選択されたマイクロ命令を保持するマイクロ命令
レジスタとを有し、前記第３のメモリ手段の読出しデー
タがマイクロ命令の置換えを表示していれば前記選択手
段により前記第２のメモリ手段からの読出し命令を前記
マイクロ命令レジスタに格納するようにしたことを特徴
とするマイクロ命令訂正回路。read-only first memory means storing predetermined microinstructions; second memory means holding microinstructions for selectively replacing said microinstructions;
third memory means indicating the replacement of a microinstruction in the addressed first memory means with a microinstruction in the similarly addressed second memory means; a selection means for selecting either the microinstruction read from the means or the microinstruction read from the second memory means; and a microinstruction register for holding the microinstruction selected by the selection means. , characterized in that, if read data from the third memory means indicates microinstruction replacement, the selection means stores the read instruction from the second memory means into the microinstruction register. microinstruction correction circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2631286A JPS62182929A (en) | 1986-02-07 | 1986-02-07 | Micro instruction correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2631286A JPS62182929A (en) | 1986-02-07 | 1986-02-07 | Micro instruction correcting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62182929A true JPS62182929A (en) | 1987-08-11 |
Family
ID=12189858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2631286A Pending JPS62182929A (en) | 1986-02-07 | 1986-02-07 | Micro instruction correcting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62182929A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136237A (en) * | 1987-11-24 | 1989-05-29 | Nec Corp | Communication control equipment |
| JPH01199231A (en) * | 1988-02-04 | 1989-08-10 | Hitachi Ltd | Microprogram changing device |
-
1986
- 1986-02-07 JP JP2631286A patent/JPS62182929A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136237A (en) * | 1987-11-24 | 1989-05-29 | Nec Corp | Communication control equipment |
| JPH01199231A (en) * | 1988-02-04 | 1989-08-10 | Hitachi Ltd | Microprogram changing device |
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