JPS6218143A - Privacy telephone equipment - Google Patents

Abstract

PURPOSE:To improve S/N and to enhance the privacy effect by providing a cascade connection circuit comprising circuit blocks to the transmission and reception sides, and providing a peak limit circuit to the cascade connection circuit at the transmission side to increase the average modulation at the transmission. CONSTITUTION:An analog voice input signal is digitized after a LPF12 and fed to the cascade connection circuit comprising circuit blocks 21, 22.... The circuit has a digital filter characteristic and the required number of stages is set. Further, the delay quantity of each delay circuit and each coefficient value of each coefficient multiplier are set variably in response to a privacy call code data from a scramble control circuit 20. When an output signal exceeds a prescribed value, the signal is limited to the value by the peak limit circuit 40, goes to an analog signal and outputted to an output terminal 17, subject to modulation and sent in a radio wave. The analog signal demodulated by a receiver is subject to descrambling processing in the opposite relation to that at the transmission side by the reception side circuit of the similar constitution except the circuit 40 and a voice signal with high quality is extracted from an output terminal 67.

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、いわゆるコードレス電話や自動車電話等に用
いて好適な秘話装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a confidential communication device suitable for use in so-called cordless telephones, car telephones, and the like.

Ｂ１発明の概要 本発明は、送信側にスクランブル回路を、−受信側にデ
スクランブル回路をそれぞれ設けて成る秘話装置におい
て、 入力信号を加算器に送り、この加算器からの出力信号を
遅延して係数を乗算した後、上記加算器に帰還するよう
な回路ブロックを複数段縦続接続し、その出力側にピー
ク・リミット回路を接続してスクランブル回路を構成し
、これに対応する上記デスクランブル回路は、入力信号
を遅延して係数を乗算し、この信号を入力信号と加算し
て出力するような回路ブロックを複数段縦続接続して構
成することにより、スクランブル出力を送信するときの
平均的な変調度を高め、デスクランブル処理された信号
の品質劣化を抑え、簡単な回路構成で秘話のキー数を多
くできるとともに高い秘話効果が得られるようにしたも
のである。B1 Summary of the Invention The present invention provides a secure communication device that is provided with a scrambling circuit on the transmitting side and a descrambling circuit on the receiving side, in which an input signal is sent to an adder, and an output signal from the adder is delayed. A scrambling circuit is constructed by cascading multiple circuit blocks that feed back to the adder after multiplication by a coefficient, and connecting a peak limit circuit to the output side of the circuit blocks. , the average modulation when transmitting scrambled output is configured by cascading multiple circuit blocks that delay the input signal, multiply it by a coefficient, add this signal with the input signal, and output the result. This improves the accuracy, suppresses deterioration in the quality of the descrambled signal, increases the number of keys for secret speech with a simple circuit configuration, and provides a high secret speech effect.

Ｃ６従来の技術 ］−トレス電話や自動車電話等においては、信号が無線
伝送され、誰でもが受信可能であるため、他人の傍受に
よる機密漏洩等を防ぐためには秘話装置が必要とされて
いる。C6 Prior Art] - In trace telephones, car telephones, etc., signals are transmitted wirelessly and can be received by anyone, so a secret device is required to prevent leakage of confidential information due to eavesdropping by others.

このような秘話装置における信号処理方式には種々のも
のが知られているが、大別すると、周波数軸上でスクラ
ンブル処理する方法と、時間軸上でスクランブル処理す
る方法とに分類できる。Various signal processing methods are known for such confidential communication devices, but they can be broadly classified into methods that perform scrambling processing on the frequency axis and methods that perform scrambling processing on the time axis.

Ｄ１発明が解決しようとする問題点 周波数軸上でスクランブル処理する方法としては、０周
波数スペクトラムを反転する方式や、０周波数軸上で複
数の周波数帯域のスロットに分割し、これらのスロット
を入れ換えたりスロット内で周波数を反転する方法等が
知られているが、上記■の方法では、解読が容易に行え
秘話度が低く、また、上記■の方法では、秘話度を高め
ようとすると、高い特性の帯域フィルタが多数個必要と
なって、回路規模が増大するという欠点がある。この他
、例えば特開昭５６−１５３８６２号に開示された技術
のように、いわゆるＦＦ”Ｔ（高速フーリエ変換）等を
用いた秘話方式もあるが、乗算を伴った高速ディジタル
信号処理が必要とされ、回路も複雑化してしまう。D1 Problems to be solved by the invention Methods for scrambling on the frequency axis include inverting the 0 frequency spectrum, dividing the 0 frequency axis into slots of multiple frequency bands, and exchanging these slots. Methods such as inverting the frequency within the slot are known, but method (2) above allows easy decoding and has a low degree of confidentiality, while method (2) above has high characteristics when trying to increase the degree of confidentiality. The disadvantage is that a large number of bandpass filters are required, increasing the circuit scale. In addition, there is a secret method using so-called FF"T (Fast Fourier Transform), such as the technology disclosed in Japanese Patent Application Laid-Open No. 56-153862, but it requires high-speed digital signal processing accompanied by multiplication. Therefore, the circuit becomes complicated.

また、時間軸上で谷サンプル値をスクランブル処理する
方法の場合には、一般に、スペクトラムの拡大の問題が
あり、伝送路の伝送特性の影響によりデスクランブル処
理された復調音声の品質が劣化するという欠点がある。Additionally, in the case of methods that scramble valley sample values on the time axis, there is generally a problem of spectrum expansion, and the quality of the descrambled demodulated audio deteriorates due to the transmission characteristics of the transmission path. There are drawbacks.

本発明は、このような従来の実情に鑑み、秘話のキー数
が多く秘話効果が高く、スペクトラムの拡大が無く復調
音声の品質劣化も無く、回路構成も比較的簡単で済むよ
うな秘話装置の提供を目的とする。In view of these conventional circumstances, the present invention provides a secret speech device that has a large number of keys for secret speech, has a high secret speech effect, does not expand the spectrum, does not deteriorate the quality of demodulated audio, and has a relatively simple circuit configuration. For the purpose of providing.

Ｅ１問題点を解決するための手段 上述した問題点を解決するために、本発明に係る秘話装
置は、送信側にスクランブル回路を、受信側にデスクラ
ンブル回路をそれぞれ設けて成る秘話装置において、上
記スクランブル回路は、入力信号が供給される加算器、
この加算器からの出力信号を遅延する遅延手段およびこ
の遅延手段からの出力信号に係数を乗算する係数乗算器
を有し、この係数乗算器からの出力信号を上記加算器に
帰還するとともにこの加算器からの出力信号を出力する
回路ブロックを複数段縦続接続し、これらの回路ブロッ
クの縦続接続回路の出力側（０入力信号の値が所定値を
越えたときは該所定値に制限して出力するピーク・リミ
ット回路を設けて構成され、デスクランブル回路は、入
力信号が供給される加算器と、該入力信号を遅延する遅
延手段と、この遅延手段からの出力信号に係数を乗算す
る係数乗算器とを有し、この係数乗算器からの出力を上
記加算器に供給するとともにこの加算器からの出力信号
を出力する回路ブロックを複数段縦続接続して構成され
ることを特徴としている。Means for Solving the E1 Problem In order to solve the above-mentioned problems, a secure communication device according to the present invention is provided with a scramble circuit on the transmitting side and a descrambling circuit on the receiving side. The scrambling circuit consists of an adder, to which the input signal is supplied;
It has a delay means for delaying the output signal from this adder and a coefficient multiplier for multiplying the output signal from this delay means by a coefficient, and the output signal from this coefficient multiplier is fed back to the adder and this addition The output side of the cascade-connected circuit of these circuit blocks (when the value of the 0 input signal exceeds a predetermined value, the output is limited to the predetermined value). The descrambling circuit includes an adder to which an input signal is supplied, a delay means for delaying the input signal, and a coefficient multiplier for multiplying the output signal from the delay means by a coefficient. The present invention is characterized in that it is constructed by cascading a plurality of circuit blocks that supply the output from the coefficient multiplier to the adder and output the output signal from the adder.

Ｆ９作用 各回路ブロックの縦続接続回路は、ディジタル・フィル
タ特性を有しているため、入力信号のスペクトラム拡大
が無い。また、各回路ブロックの縦続接続段数、遅延手
段の遅延量および係数乗算器の係数値をそれぞれ変える
ことで、多数の秘話コードのキー数を確保できる。さら
に、スクランブル回路からの出力信号において瞬時的に
生ずる大きなピークをピーク・リミット回路にて制限す
ることにより、送信時の平均的な変調度を上げてＳ／Ｎ
改善を図ることができる。F9 action Since the cascaded circuit of each circuit block has digital filter characteristics, there is no spectrum expansion of the input signal. Further, by changing the number of cascade-connected stages of each circuit block, the delay amount of the delay means, and the coefficient value of the coefficient multiplier, a large number of secret code keys can be secured. Furthermore, by limiting large peaks that occur instantaneously in the output signal from the scrambling circuit using a peak limit circuit, the average modulation degree during transmission is increased and the S/N is increased.
Improvements can be made.

Ｇ、実施例 以下、本発明の好ましい実施例について図面を参照しな
がら説明する。G. Examples Preferred embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の第１の実施例としての秘話装置の送信
側のスクランブル処理を行う回路構成を示し、第２図は
同秘話装置の受信側のデスクランブル処理を行う回路構
成を示している。FIG. 1 shows the circuit configuration for performing the scrambling process on the transmitting side of a confidential communication device as a first embodiment of the present invention, and FIG. 2 shows the circuit configuration for performing the descrambling process on the receiving side of the confidential communication device. There is.

第１図において、入力端子１１には伝送しようとするア
ナログ音声信号が供給されている。このアナログ音声入
力信号は、ＬＰＦ　（ローパスフィルタ）１２を介して
Ａ／Ｄ（アナログ／ディジタル）変換器１３に送られる
ことにより、ディジタル信号に変換される。ここで、上
記アナログ音声信号の伝送周波数帯域を例えば８００Ｈ
ｚ〜３．４ｋｉ（ｚとするとき、ＬＰＦ１２のカットオ
フ周波数ヲ３４ｋＨｚ　−４ｋＨｚ程度とし、Ａ／Ｄ変
換器１３てのサンプリング周波数ｆｓ　を８ｋＨｚ程度
以上とすればよい。In FIG. 1, the input terminal 11 is supplied with an analog audio signal to be transmitted. This analog audio input signal is sent to an A/D (analog/digital) converter 13 via an LPF (low pass filter) 12 and converted into a digital signal. Here, the transmission frequency band of the analog audio signal is set to 800H, for example.
z to 3.4 ki (where z is the cutoff frequency of the LPF 12 about 34 kHz - 4 kHz, and the sampling frequency fs of the A/D converter 13 about 8 kHz or more.

Ａ／Ｄ変換器１３からのディジタル音声信号は、スクラ
ンブル回路の主要部となる複数個の回路ブロック２１．
２２．・・・の縦続接続回路に送られる。The digital audio signal from the A/D converter 13 is sent to a plurality of circuit blocks 21 .
22. ... is sent to the cascade connection circuit.

ここで、各回路ブロック、例えば２１は、入力信号（Ａ
／Ｄ変換器１３からの出力信号）が供給される加算器２
１Ａと、この加算器２１°Ａからの出力信号を遅延する
遅延回路２１Ｄと、この遅延回路２１Ｄからの出力信号
に係数ｋｌを乗算する係数乗算器２１Ｃとから成り、こ
の係数乗算器２１Ｃからの出力信号が加算器２１Ａに帰
還されて入力信号と加算され、この加算出力が回路ブロ
ック２１の出力信号として取り出されるようになってい
る。他の回路ブロック２２等も同様の構成を有し、前段
の回路ブロック、例えば２１からの出力信号が次段の回
路ブロック、例えば２２の加算器２２Ａに送られるよう
に縦続接続あるいはカスケード接続されている。Here, each circuit block, for example 21, receives an input signal (A
/D converter 13 output signal) is supplied to the adder 2.
1A, a delay circuit 21D that delays the output signal from this adder 21°A, and a coefficient multiplier 21C that multiplies the output signal from this delay circuit 21D by a coefficient kl. The output signal is fed back to the adder 21A and added to the input signal, and the added output is taken out as the output signal of the circuit block 21. Other circuit blocks 22 and the like have similar configurations, and are connected in cascade or cascade so that the output signal from the previous stage circuit block, for example 21, is sent to the next stage circuit block, for example adder 22A of 22. There is.

これらの各回路ブロック２１，２２．・・・において、
各遅延回路２１Ｄ、２２Ｄ、・・・は、ＲＡＭ（ランダ
ム・アクセス・メモリ）やシフト・レジスタ等のメモリ
を用いて構成でき、遅延ステップ数あるいは段数は、上
記サンプリング周波数ｆ３を３　ｋＨｚとするとき、最
大１０００〜２０００段とし、この段数以下の範囲内で
、スクランブル制御回路２０からの秘話コード・データ
に応じて遅延量を可変設定できるようになっている。ま
た、各係数乗算器２１Ｃ，２２Ｃ，・・・の谷係数ｋｌ
　、　ｋ２　。Each of these circuit blocks 21, 22 . In...
Each delay circuit 21D, 22D, . . . can be configured using memory such as a RAM (random access memory) or a shift register, and the number of delay steps or stages is as follows when the sampling frequency f3 is 3 kHz. , a maximum of 1,000 to 2,000 stages, and the delay amount can be variably set within this number of stages or less according to the secret code data from the scramble control circuit 20. Also, the valley coefficient kl of each coefficient multiplier 21C, 22C,...
, k2.

・・・は、−１より大きくかっ１より小さい（−１くに
１．に２．・・・＜１）範囲内で、スクランブル制御回
路２０からの秘話コード・データに応じて可変設定され
るようになっている。. . . is set variably within the range of greater than -1 and less than 1 (-1, especially 1. to 2. . . < 1) according to the secret code data from the scramble control circuit 20. It has become.

これらの回路ブロック２１，２２．・・・の縦続接続回
路からの最終出力信号（最終段の回路ブロックからの出
力信号）は、入力信号のピーク値を制限するためのいわ
ゆるピーク・リミット回路４゜に送られている。このよ
うなピーク・リミット回路４０としては、種々の構成が
考えられるが、例えば第１図には、いわゆる２の補数表
示データのピーク制限を行うための回路構成例が示され
ている。These circuit blocks 21, 22 . The final output signal from the cascaded circuit (output signal from the final circuit block) is sent to a so-called peak limit circuit 4° for limiting the peak value of the input signal. Although various configurations are possible for such a peak limit circuit 40, for example, FIG. 1 shows an example of a circuit configuration for performing peak limitation of so-called two's complement display data.

すなわち、このピーク・リミット回路４０は、選択回路
４１と、入力データを最大値Ｍａと比較する最大値比較
回路４２と、入力データを最小値（負側の最大値）Ｍｉ
　と比較する最小値比較回路４３と、最大値発生回路４
４と、最小値発生回路４５とを有し、選択回路４１は、
上記谷比較回路４２．４３からの比較出力に応じて、入
力信号のデータｘｌ、最大値発生回路４４からの最大値
Ｍａまたは最小値発生回路４５からの最小値Ｍｉのうち
のいずれかを選択して出力する。この場合、入力信号（
回路ブロック２１，２２．・・・の縦続接続回路の最終
出力信号）のデータｘ０が、Ｍｉ≦Ｘ。That is, this peak limit circuit 40 includes a selection circuit 41, a maximum value comparison circuit 42 that compares input data with a maximum value Ma, and a maximum value comparison circuit 42 that compares input data with a maximum value Ma.
A minimum value comparison circuit 43 and a maximum value generation circuit 4
4 and a minimum value generation circuit 45, and the selection circuit 41 includes:
Depending on the comparison output from the valley comparison circuits 42 and 43, either the input signal data xl, the maximum value Ma from the maximum value generation circuit 44, or the minimum value Mi from the minimum value generation circuit 45 is selected. and output it. In this case, the input signal (
Circuit blocks 21, 22. The data x0 of the final output signal of the cascade-connected circuit of... is Mi≦X.

≦Ｍａのときには入力データＸ、をそのまま出力し、Ｍ
ａ＜ｘｌのときには最大値Ｍａを出方し、Ｍｉ）ｘｉの
ときには最小値Ｍｉを出力する。When ≦Ma, input data X is output as is, and M
When a<xl, the maximum value Ma is output, and when Mi)xi, the minimum value Mi is output.

したがって、ピーク・リミット回路４ｏに例えば第８図
Ａに示すようなデータ列が入力されたときには、最小値
Ｍｉから最大値Ｍａまでの範囲を越えたデータがそれぞ
れＭｉやＭａに制限されることによって、出力データ列
は第３図Ｂに示すようなものとなる。Therefore, when a data string as shown in FIG. 8A is input to the peak limit circuit 4o, data exceeding the range from the minimum value Mi to the maximum value Ma is limited to Mi and Ma, respectively. , the output data string is as shown in FIG. 3B.

このピーク・リミット回路４０からの出力信号は、Ｄ／
八へ換器１５に送られてディジクル／アナログ変換され
、ＬＰＦ１５を介すことによりアナログ信号となって、
出力端子１７より取り出される。なお、ＬＰＦｉ　６の
カットオフ周波数は、アナログ音声信号の伝送周波数帯
域以上でかつサンプリング・クロック信号成分を除去で
きるような値、例えば４　ｋＨｚ程度に設定すればよい
。The output signal from this peak limit circuit 40 is D/
The signal is sent to the converter 15 for digital/analog conversion, and becomes an analog signal by passing through the LPF 15.
It is taken out from the output terminal 17. Note that the cutoff frequency of the LPFi 6 may be set to a value that is equal to or higher than the transmission frequency band of the analog audio signal and that can remove the sampling clock signal component, for example, about 4 kHz.

出力端子１７から得られたアナログ信号は、例えば無線
伝送のためのＡＭ変調またはＦＭ変調等が施されて送信
され、受信機にて受信されることにより、例えばＡＭ復
調またはＦ”Ｍ復調等が施されて、出力端子１７からの
出力と同様なアナログ信号となり、第２図の入力端子６
１に供給される。The analog signal obtained from the output terminal 17 is subjected to, for example, AM modulation or FM modulation for wireless transmission, is transmitted, and is received by a receiver to be subjected to, for example, AM demodulation or F''M demodulation. is applied, resulting in an analog signal similar to the output from the output terminal 17, and the output from the input terminal 6 in FIG.
1.

次に、第２図に示す受信側のデスクランブル処理を行う
回路構成において、入力端子６１に供給されたアナログ
信号は、ＬＰＦ’６２を介してＡ／Ｄ変換器６３に送ら
れ、ディジタル信号に変換される。Next, in the circuit configuration for descrambling on the receiving side shown in FIG. converted.

このＡ／Ｄ変換器６３からの出力信号は、デスクランブ
ル回路の主要部となる複数個の回路ブロック７１．７２
．・・・の縦続接続回路に送られている。これらの各回
路ブロック７１，７２．・・・は、それぞれ送信側（第
１図）の各回路クロック２１゜２２、・・・に対して逆
の特性となって逆の処理を行わせ得るような構成を有し
ている。すなわち、例えば回路ブロック７１は、入力信
号が供給される加算器７１Ａと、該入力信号を遅延する
遅延回路γ１Ｄと、この遅延回路７１Ｄからの出力信号
に係数ｋｌを乗算する係数乗算器７１Ｃとから成り、こ
の係数乗算器７１Ｃからの出力信号を加算器７１Ａに送
って上記入力信号と加算するような構成を有しており、
他の回路ブロック７２等も同様な回路構成となっている
。ここで、受信側の各回路ブロック７１．７２　、・・
・の各節算器７１Ａ、７２Ａ、・・・においては、それ
ぞれ対応する送信側の各回路ブロック２１，２２．・・
・の各加算器２１Ａ。The output signal from this A/D converter 63 is transmitted to a plurality of circuit blocks 71 and 72 which are the main parts of the descrambling circuit.
．． ... is sent to the cascade connection circuit. Each of these circuit blocks 71, 72 . . . . have the opposite characteristics to the respective circuit clocks 21, 22, . That is, for example, the circuit block 71 includes an adder 71A to which an input signal is supplied, a delay circuit γ1D that delays the input signal, and a coefficient multiplier 71C that multiplies the output signal from the delay circuit 71D by a coefficient kl. The output signal from the coefficient multiplier 71C is sent to the adder 71A and added to the input signal.
Other circuit blocks 72 and the like have similar circuit configurations. Here, each circuit block 71, 72, . . . on the receiving side
In each of the savers 71A, 72A, . . . , the corresponding circuit blocks 21, 22, .・・・
・Each adder 21A.

２２Ａ、・・・とは逆の演算操作を行わせる必要があり
、例えば加算器２１Ａにて信号の加算が行われる場合に
は、対応する加算器７１八では信号の減算を行わせる必
要がある。これは、係数乗算器７ＩＣ，７２Ｃ，・・・
等からの出力信号の極性を反転させて加算してもよく、
さらには、係数ｋｌ、に２゜・・・の極性を送信側と受
信側とで互いに反転（ただし絶対値は等しく）させても
よい。It is necessary to perform arithmetic operations opposite to those of 22A, . . This is the coefficient multiplier 7IC, 72C,...
The polarity of the output signal from etc. may be inverted and added.
Furthermore, the polarity of the coefficient kl by 2° may be reversed between the transmitting side and the receiving side (however, the absolute values are the same).

これらの各回路ブロック７１，７２．・・・の各遅延回
路７１Ｄ、γ２Ｄ、・・・および各係数乗算器７１Ｃ１
γ２Ｃ２・・・には、デスクランブル制御回路７０から
の秘話コード・データが送られており、この秘話コード
・データを上記送信側のスクランブル回路２０からの秘
話コード・データと一致させることにより、各遅延回路
７１Ｄ、７２Ｄ、・・・の谷遅延量がそれぞれ対応する
送信側の各遅延回路２１Ｄ、２２Ｄ、・・・の谷遅延量
に等しく設定され、また、各係数乗算器７１Ｃ，７２Ｃ
，・・・の各係数値がそれぞれ対応する各係数乗算器２
１Ｃ１２２Ｃ２・・・の各係数値に等しく（あるいは絶
対値力Ｓ飾１．＜極性が逆上なる才うに）設定六カ、不
−ｒのとき、受信側の各回路ブロック７１，７２．・、
・は、送信側の各回路ブロック２１．２２　、・・・に
対してそれぞれ逆の特性となって逆の処理が行われ、こ
れらの各回路クロック７１．７２　、、・、の縦続接続
回路全体についても、送信側の回路ブロック２１．２２
　、・・・の縦続接続回路全体の特性に対応する逆特性
が得られる。Each of these circuit blocks 71, 72 . Each delay circuit 71D, γ2D, ... and each coefficient multiplier 71C1
The secret code data from the descrambling control circuit 70 is sent to γ2C2, and by matching this secret code data with the secret code data from the scramble circuit 20 on the transmission side, each The trough delay amounts of the delay circuits 71D, 72D, . . . are set equal to the trough delay amounts of the corresponding delay circuits 21D, 22D, .
, . . . each coefficient multiplier 2 corresponds to each coefficient value.
When the setting is equal to each coefficient value of 1C, 122C2, .・、
・ has opposite characteristics and reverse processing is performed for each of the circuit blocks 21, 22, . Also, the transmitter circuit block 21.22
, . . . , an inverse characteristic corresponding to the characteristic of the entire cascaded circuit is obtained.

すなわち、送信側の各回路ブロック２１，２２゜・・・
の縦続接続回路の伝達関数Ｔｓ　（Ｄ　）は一般にｎブ
ロックが縦続接続されるものとし、各遅延回路の遅延量
をＤＩ　ｒ　Ｄ２　　、・・・＋　Ｄｎ　、各係数乗算
器の係数をに、、に２．・・・ｋｎとするとき、Ｔｓ（
ＤＪ＝π□　　　　・・・曲中・・・・・■１、．１　
１＋に＋Ｄｉ となる。また、同様に、受信側の各回路ブロックγ１，
７２．・・・がｎ個縦続接続されて成る伝達関数Ｔ、　
（ＩＩは、 ＴＤ（Ｄ胛″ｒＴ（ｌ十ｋＩＤｉ）・凹曲・・曲■　−
ｈ　ｌ となる。That is, each circuit block 21, 22° on the transmitting side...
Generally, the transfer function Ts (D) of a cascade-connected circuit is determined by assuming that n blocks are cascade-connected, the delay amount of each delay circuit is DI r D2 ,...+Dn , and the coefficient of each coefficient multiplier is , 2. ... When kn, Ts(
DJ=π□ ...During the song...■1,. 1
1+ becomes +Di. Similarly, each circuit block γ1 on the receiving side,
72. A transfer function T consisting of n cascade-connected...
(II is TD(D胛″rT(ltenkIDi)・concave・・song■ −
It becomes h l.

さらに、回路ブロック７１，７２．・・・の縦続接続回
路からの最終出力信号（最終段の回路ブロックからの出
力信号）を、Ｄ／Ａｉ換器６５およびＬＰＦ５６を介し
てアナログ信号に変換することにより、出力端子６７か
らは、上記送信側の入力端子１１に供給された元のアナ
ログ音声信号が復元されて取り出される。Further, circuit blocks 71, 72 . By converting the final output signal from the cascade-connected circuit (output signal from the final stage circuit block) into an analog signal via the D/Ai converter 65 and LPF 56, from the output terminal 67, The original analog audio signal supplied to the input terminal 11 on the transmission side is restored and extracted.

したがって、送信側のスクランブル処理特性としての上
記０式と、受信側のデスクランブル処理特性としての上
記０式とが互いに逆特性の関係にあり、スクランブル処
理に対する完全な逆処理としてのデスクランブル処理が
実現されるため、出力端子６７からの復調出力信号とし
ては、隣接サンプル間の相互干渉（クロストーク）等の
悪影響の無い高い品質の音声信号が得られる。また、送
信側でスクランブル処理されて出力端子１７から取り出
された信号は、それ自体で聴取不可能な秘話性を有する
のみならず、スクランブル処理のパターン数に対応する
秘話コードのキー数としても、回路ブロック２１，２２
．・・・の接続段数、遅延回路２１Ｄ、２２Ｄ、・・・
の遅延量すなわち遅延ステップ数およびサンプリング周
波数、さらに係数乗算器２１Ｃ，２２Ｃ，・・・の６係
数値に１．ｋｚ、・・・と実用上充分なキー数を有し、
高い秘話効果を得ることができる。また、回路構成上は
、加算器、係数乗算器およびメモリ等の遅延回路より成
る回路ブロックを複数段縦続接続すればよく、接続段数
は２〜３段程度でも充分な秘話効果を実現でき、ＦＦＴ
等の高速ディジタル信号処理回路等に比べて極めて簡単
な構成で済む。ここで、上記係数乗算器については、係
数として１−２　のような値を選ぶことにより比較的簡
単に構成でき、全体の回路規模をより小さく抑えること
ができる。また、上記０式や０式は所定のディジタル・
フィルタ特性を示すものであるから、入力信号のスペク
トラムの形状に変化を与えるもののスペクトラム拡大作
用は無く、伝送される信号のスペクトラム拡大による悪
影響を防止できる。Therefore, the above equation 0 as the scrambling processing characteristic on the transmitting side and the above equation 0 as the descrambling processing characteristic on the receiving side have opposite characteristics to each other, and the descrambling process is a complete inverse process to the scrambling process. As a result, the demodulated output signal from the output terminal 67 can be a high quality audio signal free from adverse effects such as mutual interference (crosstalk) between adjacent samples. Furthermore, the signal scrambled on the transmitting side and taken out from the output terminal 17 not only has a confidential character that cannot be heard by itself, but also has the number of keys of the confidential code corresponding to the number of scramble processing patterns. Circuit blocks 21, 22
．． The number of connected stages of..., delay circuits 21D, 22D,...
The amount of delay, that is, the number of delay steps and the sampling frequency, and the six coefficient values of the coefficient multipliers 21C, 22C, . . . 1. It has a practically sufficient number of keys such as kz,...
You can get a high secret effect. In addition, in terms of the circuit configuration, it is sufficient to cascade multiple circuit blocks consisting of adders, coefficient multipliers, and delay circuits such as memories, and a sufficient secret effect can be achieved even with the number of connected stages of 2 to 3.
The configuration is extremely simple compared to other high-speed digital signal processing circuits such as . Here, the coefficient multiplier can be constructed relatively easily by selecting a value such as 1-2 as the coefficient, and the overall circuit scale can be kept smaller. In addition, the above formulas 0 and 0 are predetermined digital
Since it exhibits filter characteristics, although it changes the shape of the spectrum of the input signal, it does not have the effect of expanding the spectrum, and it is possible to prevent adverse effects caused by expanding the spectrum of the transmitted signal.

さらに、このような本発明の実施例によれば、回路プロ
、ツク２１，２２．・・・において生じた瞬時的な大き
なピークをピーク・リミット回路４０において最小値Ｍ
ｉから最大値Ｍａまでの範囲内に制限しているため、送
信出力信号の平均的な変調度を上げることができ、また
、オーバーフロラによる悪影響防止にも貢献し得る。Furthermore, according to such an embodiment of the present invention, the circuit pro, tsuk 21, 22 . The instantaneous large peak that occurred in ... is set to the minimum value M in the peak limit circuit 40.
Since it is limited within the range from i to the maximum value Ma, it is possible to increase the average modulation degree of the transmitted output signal, and it can also contribute to preventing the adverse effects of overflow.

これは、スクランブル回路においては、回路ブロック２
１．２２　、・・・内に帰還ループを有し、スクランブ
ル処理時に等測的にはサンプル値を並べ換える動作をオ
ーバーランプしながら行うとともにその加算出力を出力
しているため、時間軸上の異なる点のデータ（サンプル
値）が加算されることになり、確率的には低いが、瞬時
的に大きなピークを有するスクランブル出力の生ずる虞
れがある。このように、送信出力信号のダイナミック・
レンジが大きくなると、ＡＭ変調や特にＦＭ変調して送
信する場合に、上記大きなピーク値も正常に伝送するた
めには平均的な変調度を下げざるを得なくなり、受信信
号のＳ／Ｎ劣化等の問題が生ずることになる。これに対
して、上述した本発明の実施例のようにピーク値を所定
の値Ｍｉ、Ｍａて制限することにより、平均的な変調度
を上げ、受信Ｓ／Ｎを改善することができる。また他方
において、Ｄ／Ａ変換器１５での有効ビット数による制
限を考慮する場合には、スクランブル出力俗信がオーバ
ーフロラしていると、例えば２の補数表示データの場合
の符号反転等の悪影響が生じてしまうから、これを防止
するためにもピーク・リミット回路４０は有効である。In the scramble circuit, this is the circuit block 2.
1.22 , ... has a feedback loop, and during the scrambling process, the sample values are rearranged isometrically while overramping, and the added output is output, so the time axis Data (sample values) at different points are added, and although the probability is low, there is a possibility that a scrambled output having a large instantaneous peak will be generated. In this way, the dynamic
When the range becomes larger, when transmitting with AM modulation or especially FM modulation, the average modulation degree must be lowered in order to properly transmit even the large peak values mentioned above, resulting in S/N deterioration of the received signal, etc. This will cause problems. On the other hand, by limiting the peak value to predetermined values Mi and Ma as in the embodiment of the present invention described above, it is possible to increase the average modulation degree and improve the reception S/N. On the other hand, when considering the limitation due to the number of effective bits in the D/A converter 15, if the scramble output overflows, there will be negative effects such as sign inversion in the case of two's complement display data. The peak limit circuit 40 is effective in preventing this from occurring.

次に、第４図は本発明の第２の実施例となる秘話装置の
送信側の回路構成例を、また第５図は同受信側の回路構
成例をそれぞれ示し、第１図や第２図と対応する部分に
は同じ参照番号を付して説明を省略する。Next, FIG. 4 shows an example of the circuit configuration on the transmitting side of the confidential communication device according to the second embodiment of the present invention, and FIG. 5 shows an example of the circuit configuration on the receiving side of the same. Portions corresponding to those in the figures are given the same reference numerals and their explanations will be omitted.

先ず第４図において、へ／Ｄ変換器１３と初段の回路ブ
ロック２１との間には、データ（サンプ器１３からの出
力信号は、ゲート回路となる切換スイッチ３１の一方の
被選択端子ａに供給され、また、極性反転回路３２を介
して切換スイッチ３１の他方の被選択端子すに供給され
ている。ここで、切換動作制御回路３３については、予
め２種類の切換動作モードが設定されており、スクラン
ブル制御回路（スクランブル・コントローラ）２０から
の秘話コード・データに応じて上記２種類の切換動作モ
ードのうちの一種類が選択され、この選択されたモード
で切換スイッチ３１の切換動作を制御する。上記２種類
の切換動作モードとしては、切換スイッチ３１の端子ａ
を常時選択してへ／Ｄ変換器１３からの出力信号をその
まま次段の回路ブロック２１に送るモード（以下非反転
モートあるいは直接モードという）と、切換スイッチ３
１の端子ａ、ｂを１サンプル毎に交互に選択してＡ／Ｄ
変換器１３からの出力信号のデータ（サンプル値）の極
性を１サンプルおきに反転して次段の回路ブロック２１
に送るモード（以下反転モードという〕とを想定してい
る。First, in FIG. 4, between the D/D converter 13 and the first stage circuit block 21, the data (output signal from the sampler 13 is sent to one selected terminal a of the changeover switch 31 which serves as a gate circuit). It is also supplied to the other selected terminal of the changeover switch 31 via the polarity inversion circuit 32. Here, two types of changeover operation modes are set in advance for the changeover operation control circuit 33. Then, one of the above two switching operation modes is selected according to the confidential code data from the scramble control circuit (scramble controller) 20, and the switching operation of the changeover switch 31 is controlled in this selected mode. As for the above two types of switching operation modes, the terminal a of the changeover switch 31
There is a mode in which the output signal from the D/D converter 13 is sent as is to the next circuit block 21 (hereinafter referred to as non-inverting mode or direct mode), and a mode in which the selector switch 3 is always selected.
A/D by alternately selecting terminals a and b of 1 for each sample.
The polarity of the data (sample value) of the output signal from the converter 13 is inverted every other sample and the next stage circuit block 21
(hereinafter referred to as inversion mode).

ここで、上記反転モード、すなわち１サンプルおきにデ
ータの極性が反転されるモードにおいては、第６図Ａに
示すような入力データ列が第６図Ｂに示すようなデータ
列に変換されて次段の回路ブロック２１に送られること
になる。この第６図Ｂに示すデータ列は、入力信号に上
記サンプリング周波数ｆｓの１／２の周波数ｆｓ／２の
信号を乗算し、乗算された出力信号をサンプリングして
Ａ／Ｄ変換したものと等価となり、スペクトラムの拡大
は無い。また、極性反転回路３２は、入力ディジタル・
データが例えば２の補数表示されたものの場合、ＭＳＢ
（最上位ビット）からＬＳＢ（最下位ビット）までの全
ビットを反転（インバート）するとともに、この反転デ
ータにｌ゛を加算するような動作を行うものである。Here, in the above-mentioned inversion mode, that is, a mode in which the polarity of data is inverted every other sample, the input data string as shown in FIG. 6A is converted to the data string as shown in FIG. 6B, and then It will be sent to the circuit block 21 of the second stage. The data string shown in FIG. 6B is equivalent to multiplying the input signal by a signal with a frequency fs/2, which is 1/2 of the sampling frequency fs, and sampling the multiplied output signal and A/D converting it. Therefore, there is no spectrum expansion. Further, the polarity inverting circuit 32 has an input digital signal.
For example, if the data is displayed in two's complement, the MSB
It performs operations such as inverting all bits from LSB (most significant bit) to LSB (least significant bit) and adding l' to this inverted data.

次に、第５図の受信側の回路構成においては、回路ブロ
ック７１．７２．・・・の縦続接続回路の最終段とＤ／
八へ換器６５との間に、上述した送信側の回路部３０に
対応する回路部８０が挿入接続されている。この回路部
８０は、切換スイッチ８１、極性反転回路８２および切
換動作制御回路８３を有する第４図と同様な構成を有し
、同様な動作を行う。すなわち、送信側の回路部３０に
て上記非反転モードが選択されたときには、受信側の回
路部８０においても、デスクランブル制御回路７０から
の秘話コード・データにより非反転モードが選択される
ように制御され、切換スイッチ８１は常に端子ａ側に接
続されて、上記回路ブロック７１．７２　、・・・の縦
続接続回路からの出力信号がそのまま次段のＤ／Ａ変換
器６５に送られる。Next, in the receiving side circuit configuration of FIG. 5, circuit blocks 71, 72 . The final stage of the cascade connection circuit and D/
A circuit unit 80 corresponding to the above-described transmitting side circuit unit 30 is inserted and connected between the transmitter 65 and the converter 65 . This circuit section 80 has a configuration similar to that shown in FIG. 4, including a changeover switch 81, a polarity inversion circuit 82, and a switching operation control circuit 83, and performs similar operations. That is, when the non-inverting mode is selected in the circuit section 30 on the transmitting side, the non-inverting mode is also selected in the circuit section 80 on the receiving side according to the secret code data from the descrambling control circuit 70. The changeover switch 81 is always connected to the terminal a side, and the output signals from the cascaded circuits of the circuit blocks 71, 72, . . . are sent as they are to the D/A converter 65 at the next stage.

また、送信側の回路部３０において上記反転モードが選
択されたときには、受信側の回路部８０でも反転モード
が選択され、切換スイッチ８１は端子ａ、ｂに対して１
サンプル毎に交互に切換接続され、上記縦続接続回路か
らの出力信号のデータが１サンプルおきに極性反転され
て次段のＤ／Ａ変換器６５に送られる。この場合、送信
側で１サンプルおきに極性反転されたデータが、受信側
で再度ｌサンプルおきに極性反転されることで、元のデ
ータ列（あるいは全データの極性が反転したデータ列）
を得ることができる。Further, when the above-mentioned inversion mode is selected in the circuit section 30 on the transmitting side, the inversion mode is also selected in the circuit section 80 on the receiving side, and the changeover switch 81 is set to 1 for the terminals a and b.
The data of the output signal from the cascade circuit is switched and connected alternately for each sample, and the polarity of the data of the output signal from the cascade circuit is inverted every other sample and sent to the D/A converter 65 at the next stage. In this case, data whose polarity is inverted every other sample on the transmitting side is inverted again every l samples on the receiving side, resulting in the original data string (or a data string with the polarity of all data inverted).
can be obtained.

このような第２の実施例によれば、前述した遅延回路の
ステップ数およびサンプリング周波数と、係数乗算器の
係数値と、回路ブロックの接続段数を秘話コードのキー
として使用できるのみならず、さらに、回路部３０等に
おける１サンプルおきの極性反転動作を行うか否か、す
なわち上述した２つの切換制御動作モードのうちのいず
れを選択するかも秘話コードのキーとして使用できるた
め、キー数がさらに増大し、秘話効果が高まる。According to the second embodiment, not only can the number of steps and sampling frequency of the delay circuit, the coefficient value of the coefficient multiplier, and the number of connected stages of the circuit blocks described above be used as keys of the secret code, but also , whether or not to perform polarity reversal operation every other sample in the circuit section 30, etc., that is, which of the two switching control operation modes mentioned above can be used as a secret code key, further increasing the number of keys. , and the hidden story effect increases.

Ｈ１発明の効果 以上の説明からも明らかなように、送信側のスクランブ
ル処理と受信側のデスクランブル処理とが、互いに逆特
性の関係となるような逆の処理となっているため、受信
側の最終的な出力信号（復調出力信号）としては、隣接
サンプル間の相互干渉等の無い高い品質の音声信号が得
られる。また、スクランブル処理パターン“数に対応す
るいわゆる秘話コードのキー数としては、回路ブロック
の接続段数、遅延回路での遅延ステップ数、サンプリン
グ周波数および係数乗算器の係数、さらに、■サンプル
おきに極性反転するか否かのモード選択と、実用上充分
なキー数を確保でき、高い秘話効果を得ることができる
。また、回路構成が比較的簡単で済む。さらに、ピーク
・リミット回路によりスクランブル処理時に生じた瞬時
的な大きなピークを所定値で制限しているため、送信時
の平均的な変調度を上げ、Ｓ／Ｎ改善を図ることができ
るとともに、いわゆるオーバーフロラによる悪影響の防
止とも貢献し得る。H1 Effects of the Invention As is clear from the above explanation, the scrambling process on the transmitting side and the descrambling process on the receiving side are opposite processes with opposite characteristics to each other. As the final output signal (demodulated output signal), a high quality audio signal without mutual interference between adjacent samples is obtained. In addition, the number of keys of the so-called secret code corresponding to the number of scramble processing patterns includes the number of connected circuit blocks, the number of delay steps in the delay circuit, the sampling frequency, the coefficient of the coefficient multiplier, and the polarity inversion every other sample. It is possible to select whether or not to use the keys, and to secure a practically sufficient number of keys, resulting in a high secret message effect.Also, the circuit configuration is relatively simple.Furthermore, the peak limit circuit reduces the amount of noise generated during scrambling. Since the instantaneous large peaks are limited by a predetermined value, it is possible to increase the average modulation degree during transmission and improve the S/N ratio, and it can also contribute to preventing the adverse effects of so-called overflow.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例となる秘話装置の送信側
回路の概略構成を示すブロック回路図、第２図は該第１
の実施例の受信側回路の概略構成を示すブロック回路図
、第３図はピーク・リミット動作を説明するためのタイ
ム・チャート、第４図は本発明の第２の実施例となる秘
話装置の送信側回路の概略構成を示すブロック回路図、
第５図は該第２の実施例の受信側回路の概略構成を示す
ブロック回路図、第６因は１サンプルおきの極性反転動
作を説明するためのタイム・チャーＩ・である。 １２．１６，６２．６６・・・・・・ＬＰＦ’（ローパ
ス・フィルタ）２１．２２・・・・・・・・・回路ブロ
ック２１Ａ、２２Ａ、・・・・・・・・・・・・加算器
２１Ｄ、２２Ｄ、・・・・・・・・・・・・遅延回路２
１Ｃ，２２Ｃ，・・・・・・・・・・・・係数乗算器４
０・・・・・・・・・・・・・・・・・・ピーク・リミ
ット回路７０・・・・・・・・・・・・・・・・・・ス
クランブル制御回路７１．７２・・・・・・・・・回路
ブロック７１Ａ、７２Ａ・・・加算器 ７１Ｄ、７２Ｄ・・・遅延回路FIG. 1 is a block circuit diagram showing a schematic configuration of a transmitting side circuit of a secure communication device according to a first embodiment of the present invention, and FIG.
FIG. 3 is a time chart for explaining the peak limit operation, and FIG. 4 is a block circuit diagram showing the schematic configuration of the receiving side circuit of the second embodiment of the present invention. A block circuit diagram showing the schematic configuration of the transmitting side circuit,
FIG. 5 is a block circuit diagram showing a schematic configuration of the receiving side circuit of the second embodiment, and the sixth factor is a time chart I for explaining the polarity inversion operation every other sample. 12.16, 62.66...LPF' (low pass filter) 21.22...Circuit blocks 21A, 22A,... Adders 21D, 22D, ......Delay circuit 2
1C, 22C, Coefficient multiplier 4
0...................................................Peak limit circuit 70......Scrambling control circuit 71.72... ......Circuit blocks 71A, 72A...Adders 71D, 72D...Delay circuit

Claims (1)

【特許請求の範囲】 送信側にスクランブル回路を、受信側にデスクランブル
回路をそれぞれ設けて成る秘話装置において、 上記スクランブル回路は、 入力信号が供給される加算器と、この加算器からの出力
信号を遅延する遅延手段と、この遅延手段からの出力信
号に係数を乗算する係数乗算器とを有し、この係数乗算
器からの出力信号を上記加算器に帰還するとともにこの
加算器からの出力信号を出力する回路ブロックを複数段
縦続接続し、これらの回路ブロックの縦続接続回路の出
力側に、入力信号の値が所定値を越えたときは該所定値
に制限して出力するピーク・リミット回路を設けて構成
され、 上記デスクランブル回路は、 入力信号が供給される加算器と、該入力信号を遅延する
遅延手段と、この遅延手段からの出力信号に係数を乗算
する係数乗算器とを有し、この係数乗算器からの出力を
上記加算器に供給するとともにこの加算器からの出力信
号を出力する回路ブロックを複数備え、これらの複数の
回路ブロックを縦続接続して構成されることを特徴とす
る秘話装置。[Claims] In a secret communication device comprising a scrambling circuit on the transmitting side and a descrambling circuit on the receiving side, the scrambling circuit includes an adder to which an input signal is supplied, and an output signal from the adder. and a coefficient multiplier that multiplies the output signal from the delay means by a coefficient.The output signal from the coefficient multiplier is fed back to the adder, and the output signal from the adder is A peak limit circuit that connects multiple stages of circuit blocks that output in cascade, and outputs a peak limit circuit that limits the input signal value to a predetermined value when it exceeds a predetermined value, on the output side of the cascade-connected circuit of these circuit blocks. The descrambling circuit includes an adder to which an input signal is supplied, a delay means for delaying the input signal, and a coefficient multiplier for multiplying the output signal from the delay means by a coefficient. and a plurality of circuit blocks that supply the output from the coefficient multiplier to the adder and output the output signal from the adder, and are configured by cascading these plurality of circuit blocks. A secret communication device.