JPS62180591A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS62180591A JPS62180591A JP61021294A JP2129486A JPS62180591A JP S62180591 A JPS62180591 A JP S62180591A JP 61021294 A JP61021294 A JP 61021294A JP 2129486 A JP2129486 A JP 2129486A JP S62180591 A JPS62180591 A JP S62180591A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に於いて、メモリ・セル・ア
レイを二つのメモリ・セル群に分割し、そのうちの一方
の群にはｎチャネル・トランジスタで構成されたセンス
増幅器及び正側電源レベルＶｃｃでプリ・チャージされ
るビット線を組み込み、また、他方の群にはｐチャネル
・トランジスタで構成されたセンス増幅器及び接地側電
源レベルＶｓｓでプリ・チャージされるビット線を組み
込んだ構成とすることに依り、前記一方及び他方の各群
に於けるビット線の動作を互いに逆相にすることができ
、その結果、セル・プレートのレベル変動や基板バイア
ス電圧の変動がなく、また、ビット線のレベルが変化す
る際、電源線に大きな電流が流れることもなくなり、ビ
ット線に対する雑音の重畳が抑制され、誤動作がなくな
って信頼性が向上するようにしたものである。[Detailed Description of the Invention] [Summary] The present invention provides a semiconductor memory device in which a memory cell array is divided into two memory cell groups, one of which is composed of n-channel transistors. The other group includes a sense amplifier composed of p-channel transistors and a bit line precharged at the positive power supply level Vcc, and the other group includes a sense amplifier composed of p-channel transistors and a bit line precharged at the ground power supply level Vss. By adopting a configuration incorporating bit lines, the operations of the bit lines in the one group and the other group can be made to be in opposite phases to each other, and as a result, the level fluctuation of the cell plate and the substrate bias voltage can be reduced. There is no fluctuation, and when the bit line level changes, no large current flows through the power supply line, suppressing noise superimposition on the bit line, eliminating malfunctions, and improving reliability. be.
本発明は、セル・プレート電位及び基板電位の変動がビ
ット線に現れることを抑制することに依り、誤動作がな
いようにした半導体記憶装置に関する。The present invention relates to a semiconductor memory device that prevents malfunctions by suppressing fluctuations in cell plate potential and substrate potential from appearing on bit lines.
第３図は通常のダイナミック・ランダム・アクセス・メ
モリ （ｄｙｎａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ
ｍｅｍｏｒｙ：ＤＲＡＭ）と呼ばれている半導体記
憶装置の要部回路説明図を表している。Figure 3 shows a typical dynamic random access memory (dynamic random access memory).
This is an explanatory diagram of the main part circuit of a semiconductor memory device called memory (DRAM).
図に於いて、ＢＬ及びＢＬはフォールデソト形式のビッ
ト線、Ｑｌ及びＣ２はビット線プリ・チャージ用ゲート
・トランジスタ、ＢＰはトランジスタＱ１及びＣ２を駆
動するビット線プリ・チャージ用信号線、ＷＬはワード
線、ＭＣはメモリ・セル、ＦＦはセンス増幅器、ＳＡＧ
はセンス増幅器接地線、ＡＲはアクティブ・リストア回
路、Ｃ５及びＣ６はビン）４ｉＢＬ及びＢＬをデータ・
バスに接離するゲート・トランジスタ、Ｃ８はコラム・
デコーダからのコラム・セレクト信号、ＤＢ及びＤＢは
データ・バス、Ｒ１及びＲ２は高抵抗、Ｖｃｃは正側電
源レベル、Ｖｓｓは接地側電源レベルをそれぞれ示して
いる。In the figure, BL and BL are folded-soto type bit lines, Ql and C2 are gate transistors for bit line pre-charging, BP is a signal line for bit line pre-charging that drives transistors Q1 and C2, and WL is a bit line pre-charging signal line that drives transistors Q1 and C2. Word line, MC is memory cell, FF is sense amplifier, SAG
is the sense amplifier ground line, AR is the active restore circuit, C5 and C6 are the bins) 4iBL and BL are the data
The gate transistor connected to and separated from the bus, C8 is the column transistor.
Column select signals from the decoder, DB and DB are data buses, R1 and R2 are high resistances, Vcc is a positive power supply level, and Vss is a ground power supply level.
第４図は第３図に見られるＤＲＡＭの動作を説明する為
の要所に於ける電圧・電流波形に関するタイミング・チ
ャートを表し、第３図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。Figure 4 shows a timing chart regarding voltage and current waveforms at key points to explain the operation of the DRAM seen in Figure 3, and the same symbols used in Figure 3 refer to the same parts. represent or have the same meaning.
図に於いて、ＣＰはセル・プレート、ＶＢＢは基板バイ
アス電圧、Ｉ ＯＣは正側電源線に流れる電流、Ｉｓｓ
は接地側電源線に流れる電流をそれぞれ示している。In the figure, CP is the cell plate, VBB is the substrate bias voltage, IOC is the current flowing to the positive power supply line, and Iss
indicate the current flowing in the ground side power supply line.
第３図に示したＤＲＡＭの主として読み出し動作につい
て第４図を参照しつつ説明する。尚、メモリ・セルＭＣ
には情報″０″が書き込まれているものとする。The read operation of the DRAM shown in FIG. 3 will be mainly explained with reference to FIG. 4. Furthermore, memory cell MC
It is assumed that information "0" is written in the field.
当初、ビット線プリ・チャージ用信号線ＢＰはハイ・レ
ベル（“Ｈ”レベル）になっていて、ビット線プリ・チ
ャージ用ゲート・トランジスタＱ１及びＣ２は導通状態
にあり、従って、ビット線ＢＬ及びＢＬは正側電源レベ
ルＶｃｃにチャージ・アップされている。Initially, the bit line precharge signal line BP is at a high level (“H” level), the bit line precharge gate transistors Q1 and C2 are in a conductive state, and therefore the bit line BL and BL is charged up to the positive power supply level Vcc.
先ず、ビット線プリ・チャージ用信号線ＢＰのレベルが
ロー・レベル（Ｌ”レベル）にｌｌ下すると、ピッ）ｆ
ｉｌｌＢ Ｌ及びＢＬは正側電源レベルＶｃｃのレベル
にプリ・チャージされたままフローティング状態となる
。First, when the level of the bit line precharge signal line BP falls to low level (L'' level), a beep occurs.
illB L and BL remain in a floating state while being precharged to the level of the positive power supply level Vcc.
次に、ワード線ＷＬのレベルが上昇すると、ビット線Ｂ
Ｌからメモリ・セルＭＣに僅かな電流が流れ込み、従っ
て、ビット線ＢＬのレベルは若干降下し、ビットｖＡＢ
Ｌ及びＢＬ間にはレベル差を生ずる。Next, when the level of word line WL rises, bit line B
A small amount of current flows into memory cell MC from L, so the level of bit line BL drops slightly and bit vAB
A level difference is generated between L and BL.
前記レベル差はセンス増幅器ＦＦで差動増幅され、その
結果、ビット線ＢＬのレベルは接地側電源レベルＶｓｓ
まで降下し、また、ビット線ＢＬのレベルは容量力レプ
リングなどの影響で若干降下する。The level difference is differentially amplified by the sense amplifier FF, and as a result, the level of the bit line BL is equal to the ground side power supply level Vss.
Furthermore, the level of the bit line BL drops slightly due to the influence of capacitive force repling.
ビットｖＡＢＬのレベルが若干降下した分は、アクティ
ブ・リストア回路ＡＲの作用に依って補償され、再び、
正側電源レベルＶ。０に引き上げられる。The slight drop in the level of bit vABL is compensated for by the action of the active restore circuit AR, and again,
Positive power level V. Raised to 0.
以上で、−回の読み出し動作が完了したことになるので
、ワード線ＷＬのレベルを降下させ、そして、ビット線
ＢＬ及びＢＬのプリ・チャージを行う為、ビット線プリ
・チャージ用信号線ＢＰのレベルを上昇させることに依
り、ビット線プリ・チャージ用ゲート・トランジスタＱ
１及びＣ２を導通させ、“Ｌ”レベルの状態にあったビ
ット線ＢＬを正側電源レベルＶｃｃにチャージ・アップ
する。With the above, - reading operations have been completed, so in order to lower the level of the word line WL and precharge the bit lines BL and BL, the level of the bit line precharge signal line BP is lowered. By increasing the level of bit line precharge gate transistor Q
1 and C2 are made conductive, and the bit line BL, which was at the "L" level, is charged up to the positive power supply level Vcc.
ところで、メモリ・セルＭＣは、第３図から明らかなよ
うに、１個のトランスファ・ゲート・トランジスタと１
個のメモリ・キャパシタからなっていて、そのメモリ・
キャパシタの一方の電極はトランスファ・ゲート・トラ
ンジスタに接続されていて、対向電極である他方の電極
は、通常、メモリ・セル・アレイの全面に形成されてい
て、所謂、セル・プレートと呼ばれている。By the way, as is clear from FIG. 3, memory cell MC has one transfer gate transistor and one transfer gate transistor.
The memory capacitor consists of several memory capacitors.
One electrode of the capacitor is connected to the transfer gate transistor, and the other electrode, which is the opposite electrode, is usually formed on the entire surface of the memory cell array, and is called the cell plate. There is.
通常、セル・プレートには、！／１Ｖｃｃの電位を印加
することが多い。その理由は、近年のメモリ・セルでは
、メモリ・キャパシタに於ける誘電体ととして、厚さ約
１００〜２００ Ｃ人〕程度の二酸化シリコン（Ｓ
ｉ Ｏｚ ）膜などの絶縁膜を用いている為、高い電圧
を印加すると、劣化の進行が著しく、絶縁破壊を生じ易
いからである。Typically, cell plates contain ! A potential of /1 Vcc is often applied. The reason for this is that in recent memory cells, silicon dioxide (S
This is because, since an insulating film such as an iOz) film is used, if a high voltage is applied, the deterioration progresses significantly and dielectric breakdown is likely to occur.
このセル・プレートに印加する％Ｖｃｃの電位は第３図
に見られるように、高抵抗Ｒ１及びＲ２を用い分割して
得ている。ここで、高抵抗を用いる理由は、正側電源線
から接地側電源線に抵抗を介して無駄な電流が流れるこ
とを防止する為である。The potential of %Vcc applied to the cell plate is obtained by dividing it using high resistances R1 and R2, as shown in FIG. Here, the reason for using a high resistance is to prevent unnecessary current from flowing from the positive power line to the ground power line via the resistor.
前記説明したように、セル・プレートは電源に対し、非
常にハイ・インピーダンスである為、ＤＲＡＭの読み出
し時に於いて、ビット線ＢＬが正側電源レベルＶｃｃか
ら接地側電源レベルＶＳｌ＋に降下した際、容量カップ
リング等の影響で、セル・プレートのレベルは第４図に
記号ＣＰで指示しである波形のように変動する。As explained above, since the cell plate has a very high impedance with respect to the power supply, when the bit line BL drops from the positive power supply level Vcc to the ground power supply level VSl+ during DRAM reading, Due to the influence of capacitive coupling and the like, the level of the cell plate fluctuates as shown in the waveform indicated by symbol CP in FIG.
また、セル・プレートＣＰのみならず、基板バイアス・
ジェネレータも電源に対してハイ・インピーダンスであ
る為、そこから取り出されている基板バイアス電圧ＶＢ
Ｂも第４図に見られるように変動する。In addition to cell plate CP, substrate bias
Since the generator is also high impedance to the power supply, the substrate bias voltage VB extracted from it
B also fluctuates as seen in FIG.
このようなセル・プレートＣＰに於けるレベル変動及び
基板バイアス電圧ＶｉｌＢの変動はビット線に雑音とし
て現れ、誤動作の大きな原因となっている。Such level fluctuations in the cell plate CP and fluctuations in the substrate bias voltage VilB appear as noise on the bit line, and are a major cause of malfunction.
また、前記したように、ＤＲＡＭの読み出し時に於いて
、ビット線ＢＬが正側電源レベルＶｃｃから接地側電源
レベルＶｓｓに降下した際、接地側電源線には、第４図
に記号ＩＳＳで指示しであるように、大きな電流が流れ
、そして、ビット線ＢＬが接地側電源レベルＶｓｓから
正側電源レベルＶｃｃに上昇した際には、正側電源線に
は、第４図に記号ＩＯＣで指示しであるように、大きな
電流が流れる。Furthermore, as described above, when the bit line BL drops from the positive power supply level Vcc to the ground power supply level Vss during DRAM reading, the ground power supply line is indicated by the symbol ISS in FIG. When a large current flows as shown in FIG. As such, a large current flows.
このようζ二、電源線に大きな電流が流れると、前記同
様、ピント線に雑音が発生し、誤動作の原因になる。If a large current flows through the power line in this way, noise will be generated in the focus line as described above, causing malfunction.
本発明は、読み出し時に於いて、セル・プレートのレベ
ル変動或いは基板バイアス電圧の変動を生じないように
、また、ビット線に於けるレベルの変化時に電源線に大
きな電流が流れないようにして雑音の発生を抑制し、誤
動作がなく信頼性が高い半導体記憶装置を提供する。The present invention eliminates noise by preventing cell plate level fluctuations or substrate bias voltage fluctuations during readout, and by preventing large currents from flowing in the power supply line when the bit line level changes. To provide a highly reliable semiconductor memory device that suppresses the occurrence of malfunctions and is free from malfunctions.
本発明に依る半導体記憶装置に於いては、二つのメモリ
・セル群（例えばメモリ・セル群Ａ及びＢ）に分割され
たメモリ・セル・アレイと、該メモリ・セル・アレイに
於ける一方の群に組み込まれｎチャネル・トランジスタ
で構成されたセンス増幅器（例えばセンス増幅器ＦＦ、
）と、前記メモリ・セル・アレイに於ける他方の群に組
み込まれｎチャネル・トランジスタで構成されたセンス
増幅器（例えばセンス増幅器Ｆ Ｆ ａ ）と、前記メ
モリ・セル・アレイに於ける一方の群に配置され正側電
源レベルＶｃｃにプリ・チャージされるビット線（例え
ばビット線ＢＬＡ及びＢＬＡ）と、前記メモリ・セル・
アレイに於ける他方の群に配置され接地側電源レベルＶ
ｓｓにプリ・チャージされるビット線（例えばビット線
ＢＬ、及びＢＬｌｌ）とを有してなる構成になっている
。In a semiconductor memory device according to the present invention, a memory cell array is divided into two memory cell groups (for example, memory cell groups A and B), and one of the memory cell arrays is divided into two memory cell groups (for example, memory cell groups A and B). A sense amplifier (e.g. sense amplifier FF,
), a sense amplifier (for example, a sense amplifier F Fa ) constructed of n-channel transistors and incorporated in the other group in the memory cell array; bit lines (for example, bit lines BLA and BLA) arranged in the memory cell and precharged to the positive power supply level Vcc;
The ground side power supply level V located in the other group in the array
The configuration includes bit lines (for example, bit lines BL and BLll) that are precharged to ss.
前記手段を採ることに依り、メモリ・セル群Ａ及びＢに
於けるビット線は互いに逆相で動作させることが可能と
なり、従って、セル・プレートのレベル変動や基板バイ
アス電圧の変動は著しく少なくなるので、ビット線に現
れる雑音は低減され、また、また、読み出し時にビット
線のレベルが変化した際、電源線に流れる電流も略２に
低減させることができるので、雑音は更に少なくなり、
誤動作の虞がな（なり、信頼性は向上する。By taking the above measures, the bit lines in memory cell groups A and B can be operated in opposite phases to each other, and therefore, cell plate level fluctuations and substrate bias voltage fluctuations are significantly reduced. Therefore, the noise that appears on the bit line is reduced, and when the level of the bit line changes during reading, the current flowing through the power supply line can also be reduced to approximately 2, so the noise is further reduced.
There is no risk of malfunction (therefore, reliability is improved).
第１図は本発明一実施例を説明する為の要部回路説明図
を表し、第３図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。FIG. 1 shows an explanatory diagram of a main circuit for explaining one embodiment of the present invention, and the same symbols as those used in FIG. 3 indicate the same parts or have the same meanings.
図に於いて、ＢＬＡ、ＢＬＡ、ＢＬｓ 、ＢＬＢはフォ
ールデソト形式のビット線、Ｑ３及びＱ４はビット線プ
リ・チャージ用ゲート・トランジスタ、ＢＰ＾はトラン
ジスタＱ１及びＱ２を駆動するビット線ブリーチャージ
用信号線、ＢＰ、はトランジスタＱ３及びＱ４を駆動す
るビット線プリ・チャージ用信号線、ＭＣ，及びＭ Ｃ
ｇはメモリ・セル、ＦＦＡ及びＦＦａはセンス増幅器、
５ＡＧＡ及び５ＡＧＢはセンス増幅器接地線、ＡＲＡ及
びＡＲＢはアクティブ・リストア回路、Ｑ７及びＱ８は
ビット線ＢＬ、及びＢＬＢをデータ・バスに接離するゲ
ート・トランジスタ、Ａ及びＢはメモリ・セル・アレイ
群をそれぞれ示している。In the figure, BLA, BLA, BLs, and BLB are fold-de-soto type bit lines, Q3 and Q4 are gate transistors for bit line precharge, and BP^ is a bit line precharge signal that drives transistors Q1 and Q2. Lines BP are bit line pre-charge signal lines MC and MC that drive transistors Q3 and Q4.
g is a memory cell, FFA and FFa are sense amplifiers,
5AGA and 5AGB are sense amplifier ground lines, ARA and ARB are active restore circuits, Q7 and Q8 are bit lines BL and gate transistors that connect and disconnect BLB to the data bus, A and B are memory cell array groups. are shown respectively.
尚、本実施例では、ＣＭＯ３（ｃ ｏｍｐ ｌ ｅｍｅ
ｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）を用い、ビット線プリ・チャージ
用ゲート・トランジスタＱ１及びＱ２と、センス増幅器
ＦＦＩＩを構成するトランジスタはｐチャネル・トラン
ジスタを用いている。In addition, in this example, CMO3 (comp l eme
ntary metal oxide semi
The bit line precharge gate transistors Q1 and Q2 and the transistors forming the sense amplifier FFII are p-channel transistors.
この半導体記憶装置に於ける大きな特徴は、メモリ・セ
ル・アレイが二つの群に分割されていて、それ等の群が
対になって逆相で動作するところにある。A major feature of this semiconductor memory device is that the memory cell array is divided into two groups, and these groups operate in pairs in opposite phases.
第２図は第１図に見られるＤＲＡＭの動作を説明する為
の要所に於ける電圧・電流波形に関するタイミング・チ
ャートを表し、第１図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。Figure 2 shows a timing chart regarding voltage and current waveforms at important points to explain the operation of the DRAM seen in Figure 1, and the same symbols used in Figure 1 refer to the same parts. represent or have the same meaning.
第１図に示したＤＲＡＭの主として読み出し動作につい
て第２図を参照しつつ説明する。尚、メモリ・セルＭＣ
Ａ及びＭＣ，には情報“Ｏ”及び情報“１”が書き込ま
れているものとする。The read operation of the DRAM shown in FIG. 1 will be mainly explained with reference to FIG. 2. Furthermore, memory cell MC
It is assumed that information "O" and information "1" are written in A and MC.
当初、ビット線プリ・チャージ用信号線ＢＰＡは“Ｌ”
レベル（Ｖ ｓｓ ）に、また、ビット線プリ・チャー
ジ用信号線ＢＰ、は“Ｈ”レベル（Ｖ ｃｃ ）になっ
ていて、ビット線プリ・チャージ用ゲート・トランジス
タＱｌ、Ｑｚ 、Ｑ３ 、Ｑ４は導通状態にあり、従っ
て、ビット線ＢＬＡ及びＢＬＡは正側電源レベル■。Ｃ
に、また、ビット線ＢＬ、及びＢＬｎは接地側電源レベ
ルＶｓｓにプリ・チャージされている。Initially, the bit line precharge signal line BPA is “L”
level (Vss), and the bit line precharge signal line BP is at the "H" level (Vcc), and the bit line precharge gate transistors Ql, Qz, Q3, and Q4 are at the "H" level (Vcc). The bit lines BLA and BLA are in a conductive state, so the bit lines BLA and BLA are at the positive power supply level ■. C
Further, the bit lines BL and BLn are precharged to the ground side power supply level Vss.
先ず、ビン１．４プリ・チャージ用信号線Ｂ Ｐ Ａの
レベルが“Ｈ”レベルに上昇し、且つ、ビット線プリ・
チャージ用信号線ＢＰ、のレベルが“Ｌ”レベルに降下
すると、ビット線ＢＬＡ及びＢＬＡは正側電源レベルＶ
ｃｃのレベルにプリ・チャージされたまま、また、ビッ
ト線ＢＬ！及びＢＬｓ＋は接地側電源レベルＶｓｓのレ
ベルにプリ・チャージされたままフローティング状態と
なる。First, the level of the bin 1.4 pre-charge signal line BPA rises to the "H" level, and the bit line pre-charge signal line BPA rises to the "H" level.
When the level of the charge signal line BP falls to the "L" level, the bit lines BLA and BLA reach the positive power supply level V.
While being precharged to the level of cc, the bit line BL! and BLs+ remain in a floating state while being precharged to the level of the ground side power supply level Vss.
次に、ワード線ＷＬのレベルが上昇すると、ビット線Ｂ
ＬＡからメモリ・セルＭＣＡに僅かな電流が流れ込み、
従って、ビア）線ＢＬＡのレベルは若干降下し、ビット
線ＢＬＡ及びＢＬＡ間にはレベル差を生じ、また、これ
とは逆に、ピッ＋−ＸＢＬ、ではメモリ・セルＭＣｇか
ら僅かな電流が流れ込み、従って、ビット線ＢＬ、のレ
ベルは若干上昇し、ビット線ＢＬ、及びＢＬ＠間にはレ
ベル差を生ずる。Next, when the level of word line WL rises, bit line B
A small amount of current flows from LA to memory cell MCA,
Therefore, the level of the via line BLA drops slightly, creating a level difference between the bit lines BLA and BLA, and conversely, a small current flows from the memory cell MCg in the pin +-XBL. , Therefore, the level of the bit line BL increases slightly, and a level difference occurs between the bit line BL and BL@.
前記それぞれのレベル差はセンス増幅器ＦＦＡ及びＦＦ
、で別個に差動増幅され、その結果、ビット線ＢＬＡの
レベルは接地側電源レベルＶｓＳまで降下し、そして、
ビットｗＡＢＬｎのレベルは正側電源レベル■。０まで
上昇する。尚、この際、ビット線ＢＬＡ及びＢＬ、のレ
ベルは容量カップリングなどの影響で若干降下或いは上
昇する。The respective level differences are determined by the sense amplifiers FFA and FF.
, and as a result, the level of the bit line BLA drops to the ground side power supply level VsS, and
The level of bit wABLn is the positive power supply level ■. Rise to 0. Note that, at this time, the levels of the bit lines BLA and BL slightly drop or rise due to the influence of capacitive coupling and the like.
ビット′！５ＢＬＡ及びビットｆｉＢ Ｌ、のレベルが
若干降下或いは上昇した分は、アクティブ・リストア回
路ＡＲＡ及びＡＲＭの作用に依って補償され、再び、正
側電源レベルＶｃｃに引き上げられ或いは接地側電源レ
ベルＶｓｓに引き下げられる。bit'! The slight drop or rise in the level of 5BLA and bit fiBL is compensated for by the action of active restore circuits ARA and ARM, and is again raised to the positive side power supply level Vcc or lowered to the ground side power supply level Vss. It will be done.
以上で、−回の読み出し動作が完了したことになるので
、ワード線ＷＬのレベルを降下させ、そして、ビット線
ＢＬＡ、ＢＬＡ、ＢＬｓ 、ＢＬｇのプリ・チャージを
行う為、ビット線プリ・チャージ用信号線ＢＰＡ及びＢ
Ｐ、のレベルを上昇させることに依り、ビット線プリ・
チャージ用ゲート・トランジスタＱ１．Ｑ２．Ｑ３．Ｑ
４を導通させ、”Ｌ”レベルの状態にあったビット線Ｂ
Ｌ。With the above, - reading operations have been completed, so the level of the word line WL is lowered and the bit lines BLA, BLA, BLs, and BLg are precharged. Signal lines BPA and B
By increasing the level of P, the bit line pre-
Charging gate transistor Q1. Q2. Q3. Q
4 was made conductive and the bit line B was in the "L" level state.
L.
を正側電源レベルＶｃｃにプリ・チャージすると共に“
Ｈ”レベルの状態にあったピッＨ，ｌｔ、、を接地側電
源レベルＶｓｓにプリ・チャージする。is precharged to the positive power supply level Vcc, and “
The pins H,lt, which were in the H'' level state are precharged to the ground side power supply level Vss.
前記説明したところから判るように、本実施例では、メ
モリ・セル・アレイが二つの群Ａ及びＢに分割されてい
て、それ等群Ａ及びＢは互いに逆相で動作するようにな
っている。As can be seen from the above description, in this embodiment, the memory cell array is divided into two groups A and B, and the groups A and B operate in opposite phases to each other. .
従って、読み出し時に於いて、ビット線ＢＬＡが正側電
源レベルＶｃｃから接地側電源レベルＶｓＳに降下した
際のレベル変化と、ビット線ＢＬＩが接地側電源レベル
Ｖｓｓから正側電源レベルＶ。Ｃに上昇した際のレベル
変化は逆であり、従って、容量カップリング等が存在し
ていても、セル・プレー トＣＰのレベルは第２図に記
号ＣＰで指示しであるように変動することがなく、同様
に、基板バイアス電圧ｖｅｅも第２図に見られるように
変動することがないから、従来の半導体記憶装置に於け
る如き雑音は発生せず誤動作もおきない。Therefore, during reading, the level changes when the bit line BLA drops from the positive power level Vcc to the ground power level VsS, and the bit line BLI changes from the ground power level Vss to the positive power level V. The change in level when rising to Similarly, since the substrate bias voltage vee does not fluctuate as shown in FIG. 2, noise and malfunctions do not occur as in conventional semiconductor memory devices.
また、読み出し時に於いて、ビット線ＢＬＡが正側電源
レベルＶｃｃから接地側電源レベルＶｓｓに降下した際
にはビット線ＢＬ、が接地側電源レベルＶｓｓから正側
電源レベルＶ。０に上昇し、また、ビット線ＢＬＡが接
地側電源レベルＶｓｓから正側電源レベルＶ。Ｃに上昇
した際にはビット線ＢＬ。Further, during reading, when the bit line BLA drops from the positive power level Vcc to the ground power level Vss, the bit line BL changes from the ground power level Vss to the positive power level V. 0, and the bit line BLA changes from the ground side power supply level Vss to the positive side power supply level V. When it rises to C, the bit line BL.
が接地側電源レベルＶｓｓに降下するようになっている
ので、その場合に接地側電源線に流れる電流ｔｓｓ及び
正側電源線に流れる電流！。。は、第２図に見られる如
く、略２に低下するので、この面からも雑音が抑止され
、誤動作の防止に関しては一層効果的である。is designed to drop to the ground side power supply level Vss, so in that case, the current tss flowing in the ground side power supply line and the current ! flowing in the positive side power supply line! . . As can be seen in FIG. 2, the value is reduced to approximately 2, so noise is suppressed from this point of view as well, making it even more effective in preventing malfunctions.
前記実施例に於いては、メモリ・セル群Ａ及びＢを各々
異なるブロックに配置するものとして説明したが、物理
的配置については設計上の要求に従い、種々改変が可能
である。例えば、メモリ・セル群Ａ或いはＢに属するビ
ット線対の一対とそれに連なるメモリ・セルの複数とセ
ンス増幅器を繰り返し単位とし、各々交互に繰り返し配
置しても良い。更に、この繰り返し単位を二つずつ或い
は四つずつ繰り返し交互配置する等も任意である。In the above embodiment, the memory cell groups A and B are arranged in different blocks, but the physical arrangement can be modified in various ways according to design requirements. For example, a pair of bit line pairs belonging to memory cell group A or B, a plurality of memory cells connected thereto, and a sense amplifier may be used as a repeating unit, and each may be alternately and repeatedly arranged. Further, it is also possible to alternately arrange these repeating units two by two or four at a time.
本発明の半導体記憶装置に於いては、メモリ・セル・ア
レイを二つのメモリ・セル群に分割し、そのうちの一方
の群にはｎチャネル・トランジスタで構成されたセンス
増幅器及び正側電源レベルでプリ・チャージされるビッ
ト線を組み込み、また、他方の群にはｐチャネル・トラ
ンジスタで構成されたセンス増幅器及び接地側電源レベ
ルでプリ・チャージされるビット線を組み込んだ構成を
採っている。In the semiconductor memory device of the present invention, the memory cell array is divided into two memory cell groups, and one of the groups includes a sense amplifier composed of an n-channel transistor and a positive power supply level. A bit line that is precharged is incorporated, and the other group includes a sense amplifier composed of a p-channel transistor and a bit line that is precharged at the ground power supply level.
この構成に依り、前記一方及び他方の各群に於けるビッ
ト線の動作を互いに逆相にすることができ、その結果、
セル・プレートのレベル変動や基板バイアス電圧の変動
がなく、また、ビット線のレベルが変化する際、電源線
に大きな電流が流れることもなくなり、ビット線に対す
る雑音の重畳が抑制され、誤動作がなくなって信幀性を
向上させることができる。With this configuration, the operations of the bit lines in the one group and the other group can be made to be in opposite phases to each other, and as a result,
There are no cell plate level fluctuations or substrate bias voltage fluctuations, and when the bit line level changes, no large current flows through the power supply line, suppressing noise superimposition on the bit line and eliminating malfunctions. can improve credibility.
第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる実施例の動作を説明する為の回路要所に
於ける電圧・電流波形のタイミング・チャート、第３図
は従来例の要部回路説明図、第４図は第３図に見られる
従来例の動作を説明する為の回路要所に於ける電圧・電
流波形のタイミング・チャートをそれぞれ表している。
はフォールプツト形式のビット線、Ｑｌ、Ｃ２゜Ｃ３，
Ｃ４はビット線プリ・チャージ用ゲート・トランジスタ
、ＢＰＡはトランジスタＱ１及びＣ２を駆動するビット
線プリ・チャージ用信号線、Ｂ Ｐ ｍはトランジスタ
Ｑ３及びＣ４を駆動するビット線プリ・チャージ用信号
線、ＷＬはワード線、ＭＣＡ及びＭＣＩはメモリ・セル
、ＦＦＡ及びＦＦ、はセンス増幅器、Ｓ Ａ Ｇ Ａ及
びＳ Ａ Ｇ ｓはセンス増幅器接地線、ＡＲＡ及びＡ
Ｒｍはアクティブ・リストア回路、Ｃ５，Ｃ６，Ｃ７
，Ｃ８はビット線ＢＬＡ、ＢＬＡ、ＢＬｍ 、ＢＬａを
データ・バスに接離するゲート・トランジスタ、Ｃ８は
コラム・デコーダからのコラム・セレクト信号、ＤＢ及
びＤＢはデータ・バス、Ｖｃｃは正側電源レベル、Ｖｓ
ｓは接地側電源レベル、Ａ及びＢはメモリ・セル群をそ
れぞれ示している。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 −
Ａ Ｂ従来例の要部回
路説明図
第３図FIG. 1 is an explanatory diagram of a main part circuit of an embodiment of the present invention, and FIG. 2 is a timing chart of voltage and current waveforms at key points in the circuit to explain the operation of the embodiment shown in FIG. 1. Fig. 3 is an explanatory diagram of the main part circuit of the conventional example, and Fig. 4 is a timing chart of voltage and current waveforms at important parts of the circuit to explain the operation of the conventional example shown in Fig. 3. There is. is a bit line in fallen form, Ql, C2°C3,
C4 is a bit line precharge gate transistor, BPA is a bit line precharge signal line that drives transistors Q1 and C2, B P m is a bit line precharge signal line that drives transistors Q3 and C4, WL is a word line, MCA and MCI are memory cells, FFA and FF are sense amplifiers, S A G A and S A G s are sense amplifier ground lines, ARA and A
Rm is an active restore circuit, C5, C6, C7
, C8 are gate transistors that connect and disconnect the bit lines BLA, BLA, BLm, and BLa from the data bus, C8 is the column select signal from the column decoder, DB and DB are the data buses, and Vcc is the positive power supply level. ,Vs
s indicates a ground side power supply level, and A and B indicate memory cell groups, respectively. Patent Applicant: Fujitsu Ltd. Representative Patent Attorney: Akira Aitani Representative Patent Attorney: Hiroshi Watanabe - A BExplanatory Diagram of Main Part Circuit of Conventional Example Figure 3
Claims (1)
イと、 該メモリ・セル・アレイに於ける一方の群に組み込まれ
ｎチャネル・トランジスタで構成されたセンス増幅器と
、 前記メモリ・セル・アレイに於ける他方の群に組み込ま
れｐチャネル・トランジスタで構成されたセンス増幅器
と、 前記メモリ・セル・アレイに於ける一方の群に配置され
正側電源レベルＶ＿ｃ＿ｃにプリ・チャージされるビッ
ト線と、 前記メモリ・セル・アレイに於ける他方の群に配置され
接地側電源レベルＶ＿ｓ＿ｓにプリ・チャージされるビ
ット線と を有してなる半導体記憶装置。[Scope of Claim] A memory cell array divided into two memory cell groups; a sense amplifier incorporated in one group of the memory cell array and configured with an n-channel transistor; a sense amplifier constructed of p-channel transistors and incorporated in the other group in the memory cell array; and a sense amplifier arranged in one group in the memory cell array and connected to a positive power supply level V_c_c. A semiconductor memory device comprising: a bit line to be charged; and a bit line arranged in the other group in the memory cell array and precharged to a ground side power supply level V_s_s.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021294A JPS62180591A (en) | 1986-02-04 | 1986-02-04 | Semiconductor memory device |
| US06/879,782 US4791616A (en) | 1985-07-10 | 1986-06-27 | Semiconductor memory device |
| KR1019860005399A KR900006191B1 (en) | 1985-07-10 | 1986-07-03 | Semiconductor memory device |
| DE8686109352T DE3675445D1 (en) | 1985-07-10 | 1986-07-09 | SEMICONDUCTOR MEMORY ARRANGEMENT. |
| EP86109352A EP0209069B1 (en) | 1985-07-10 | 1986-07-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021294A JPS62180591A (en) | 1986-02-04 | 1986-02-04 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62180591A true JPS62180591A (en) | 1987-08-07 |
Family
ID=12051122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61021294A Pending JPS62180591A (en) | 1985-07-10 | 1986-02-04 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62180591A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997032311A1 (en) * | 1996-02-28 | 1997-09-04 | Hitachi, Ltd. | Ferroelectric memory |
| WO1999046776A1 (en) * | 1998-03-12 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage device |
| US6330178B1 (en) | 1996-02-28 | 2001-12-11 | Hitachi, Ltd. | Ferroelectric memory device |
| US6545902B2 (en) | 1998-08-28 | 2003-04-08 | Hitachi, Ltd. | Ferroelectric memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142593A (en) * | 1984-12-14 | 1986-06-30 | Toshiba Corp | Sense amplifier system of dynamic type random access memory |
-
1986
- 1986-02-04 JP JP61021294A patent/JPS62180591A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6330178B1 (en) | 1996-02-28 | 2001-12-11 | Hitachi, Ltd. | Ferroelectric memory device |
| WO1999046776A1 (en) * | 1998-03-12 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage device |
| US6545902B2 (en) | 1998-08-28 | 2003-04-08 | Hitachi, Ltd. | Ferroelectric memory device |
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