JPS62180455A - 多重処理装置 - Google Patents
多重処理装置Info
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- JPS62180455A JPS62180455A JP29903886A JP29903886A JPS62180455A JP S62180455 A JPS62180455 A JP S62180455A JP 29903886 A JP29903886 A JP 29903886A JP 29903886 A JP29903886 A JP 29903886A JP S62180455 A JPS62180455 A JP S62180455A
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- processor
- string
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- 238000012545 processing Methods 0.000 claims description 53
- 230000015654 memory Effects 0.000 claims description 19
- 238000012544 monitoring process Methods 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 3
- 238000011960 computer-aided design Methods 0.000 description 2
- 101100279860 Caenorhabditis elegans epg-2 gene Proteins 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5083—Techniques for rebalancing the load in a distributed system
- G06F9/5088—Techniques for rebalancing the load in a distributed system involving task migration
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、yll上上利用分野
本発明は、多重処理システムにおける作業負荷のバラン
スをとることによって、すべてのプロセッサを効率良く
使い、多数のタスクを含むプログラム、つまりジョブを
迅速に実行する装置に関する。
スをとることによって、すべてのプロセッサを効率良く
使い、多数のタスクを含むプログラム、つまりジョブを
迅速に実行する装置に関する。
B、従来技術および発明が解決しようとする問題点
多重処理システムは、コンピュータおよび構成装置の設
n1に関連する多様な問題を解決するコンピュータ援用
設計の分野におけるハードウェア増速装置として使われ
るようになった。ハードウェア増速装置は普通、該増速
装置にジョブを入力するのに使うホスI・・システムに
接続される。増速装置は、1つまたはさまざまな複数の
問題を迅速に実行、つまり解決するように設計されてい
る。
n1に関連する多様な問題を解決するコンピュータ援用
設計の分野におけるハードウェア増速装置として使われ
るようになった。ハードウェア増速装置は普通、該増速
装置にジョブを入力するのに使うホスI・・システムに
接続される。増速装置は、1つまたはさまざまな複数の
問題を迅速に実行、つまり解決するように設計されてい
る。
そして、実行の高速化すなわち高性能化の必要から、多
重処理システムが用いられている。
重処理システムが用いられている。
このように設計されたシステムが実行するタイプのジョ
ブは、ジョブつまり問題を多数の小さなタスクに分割す
ることができ、かつ複数のプロセッサの間でこれらのタ
スクが分配され、並列処理が行われるようなものである
。したがって、いかにして作業負荷のバランスをとり、
ボトルネックに遭遇することなくすべてのタスクを効率
良く実行するかが問題になってくる。かかる問題は、超
大規模集積回路(VLSI)の設計について膨大な計算
が必要であることによって特に複雑化する。
ブは、ジョブつまり問題を多数の小さなタスクに分割す
ることができ、かつ複数のプロセッサの間でこれらのタ
スクが分配され、並列処理が行われるようなものである
。したがって、いかにして作業負荷のバランスをとり、
ボトルネックに遭遇することなくすべてのタスクを効率
良く実行するかが問題になってくる。かかる問題は、超
大規模集積回路(VLSI)の設計について膨大な計算
が必要であることによって特に複雑化する。
複雑化を招く別の要因としては、ジョブの中には先行す
るタスクを実行した結果として新しいタスクが生じ、か
つこれらの新しいタスクも作業負荷のバランスをとる上
で考慮しなければならないものがあることを挙げること
ができる。
るタスクを実行した結果として新しいタスクが生じ、か
つこれらの新しいタスクも作業負荷のバランスをとる上
で考慮しなければならないものがあることを挙げること
ができる。
Peter Mo1ler−Nielsen と
Jorgen 5taunstrupによる“Pro
blenrheap:A Paradigm forM
ultiprocessor Algorithms”
という論文によれば、総括的問題が認識されるとともに
、その屏決策として10個のプロセッサがm−のバスに
接続された多重プロセッサ・システムが紹介されている
。そこでは、各プロセッサが自身の局所記憶装置を持っ
ている。大局記憶装置はバスに接続されている。「問題
(problem) Jと呼ばれるタスクは、大局記憶
装置においてr問題の山(problem−heap)
Jの形で記憶され、実行されるときには該山から取り
出される。新しいタスクは該山に加え直される。
Jorgen 5taunstrupによる“Pro
blenrheap:A Paradigm forM
ultiprocessor Algorithms”
という論文によれば、総括的問題が認識されるとともに
、その屏決策として10個のプロセッサがm−のバスに
接続された多重プロセッサ・システムが紹介されている
。そこでは、各プロセッサが自身の局所記憶装置を持っ
ている。大局記憶装置はバスに接続されている。「問題
(problem) Jと呼ばれるタスクは、大局記憶
装置においてr問題の山(problem−heap)
Jの形で記憶され、実行されるときには該山から取り
出される。新しいタスクは該山に加え直される。
しかしながら、上記タイプのような従来のシステムでは
、プロセッサの数が多くなると不利を招くと思われる。
、プロセッサの数が多くなると不利を招くと思われる。
なぜなら、単一の山、つまりタスクのソースを用い、か
つ単一のバスを用いる場合、いくつかのプロセッサが山
へのアクセスまたはバスの利用を求めて競合すると、ボ
トルネックが生じるからである。
つ単一のバスを用いる場合、いくつかのプロセッサが山
へのアクセスまたはバスの利用を求めて競合すると、ボ
トルネックが生じるからである。
C0問題点を解決するための手段
本発明によれば、多重処理システムは単一の問題に従事
することに専念する。該システムは、相互に接続され、
かつ同様に複数である局所メモリにも接続された複数の
プロセッサを持つ。問題に従事している間、未実行であ
る古いタスクは局所メモリに記憶される。古い、つまり
以前のタスクの結果として生成された新しいタスクは、
関連する局所メモリに最初記憶される。1つのプロセッ
サが監視プロセッサとして働き、各プロセッサの作業負
荷に関する情報をその局所メモリに記憶する。システム
内の作業負荷のバランスをとるために、過負荷プロセッ
サから、遊休、つまり負荷の不足しているプロセッサへ
、タスクが転送されろ。
することに専念する。該システムは、相互に接続され、
かつ同様に複数である局所メモリにも接続された複数の
プロセッサを持つ。問題に従事している間、未実行であ
る古いタスクは局所メモリに記憶される。古い、つまり
以前のタスクの結果として生成された新しいタスクは、
関連する局所メモリに最初記憶される。1つのプロセッ
サが監視プロセッサとして働き、各プロセッサの作業負
荷に関する情報をその局所メモリに記憶する。システム
内の作業負荷のバランスをとるために、過負荷プロセッ
サから、遊休、つまり負荷の不足しているプロセッサへ
、タスクが転送されろ。
本発明の利点は、作業負荷を分配することによって、シ
ステム資源を有効に使い、多数のタスクを伴う単一のジ
ョブを迅速に実行できること、および、タスクを集中化
させないことによって、単一の問題の山を使う場合に生
じる可能性のあるボトルネックの発生を防止できること
である。
ステム資源を有効に使い、多数のタスクを伴う単一のジ
ョブを迅速に実行できること、および、タスクを集中化
させないことによって、単一の問題の山を使う場合に生
じる可能性のあるボトルネックの発生を防止できること
である。
D、実施例
以下1図面を参照しつつ実施例を説明する。第1図には
、大域バス11に接続された監視処理要素(execu
tive processing element、
E P E ) 10を含む多重処理システムが表示さ
れている。複数のセル12a〜12dのそれぞれは複数
のプロセッサを含むが、これについては後で詳しく述べ
る。セル12a〜12dは、それぞれバス・インターフ
ェース・システム13a〜13dを通じて大域バス11
に接続されている。例えばパーソナル・コンピュータで
あるワーク・ステーション14が監視処理要素10に接
続されており、とりわけジョブを多重処理システムに入
力して実行させるとともに、システムからの出力を与え
る働きをする。
、大域バス11に接続された監視処理要素(execu
tive processing element、
E P E ) 10を含む多重処理システムが表示さ
れている。複数のセル12a〜12dのそれぞれは複数
のプロセッサを含むが、これについては後で詳しく述べ
る。セル12a〜12dは、それぞれバス・インターフ
ェース・システム13a〜13dを通じて大域バス11
に接続されている。例えばパーソナル・コンピュータで
あるワーク・ステーション14が監視処理要素10に接
続されており、とりわけジョブを多重処理システムに入
力して実行させるとともに、システムからの出力を与え
る働きをする。
第2図において、セル12のそれぞれは同一なので、1
つだけを詳細に記述することにする。各セル12は、関
連するバス・インターフェース・システム(BIS)1
3に接続されたセル・バス16を含む。バス16に接続
されているのは、1個の主処理要素(master p
rocessiB element。
つだけを詳細に記述することにする。各セル12は、関
連するバス・インターフェース・システム(BIS)1
3に接続されたセル・バス16を含む。バス16に接続
されているのは、1個の主処理要素(master p
rocessiB element。
MPE)18と3個の従処理要素(slaveproc
essing element、 S P E ) 2
0.22.24である。
essing element、 S P E ) 2
0.22.24である。
すべての処理要素10.18.20.22.24は実質
的に同一なので、1つだけを詳細に記述することにする
。各処理要素は、商業的に入手可能なマイクロ・コンピ
ュータである。第3図(ここでは監視処理要素10を示
す)を参照すると。
的に同一なので、1つだけを詳細に記述することにする
。各処理要素は、商業的に入手可能なマイクロ・コンピ
ュータである。第3図(ここでは監視処理要素10を示
す)を参照すると。
各処理要素は、局所バス32に接続されたマイクロプロ
セッサ、つまりプロセッサ30を含んでいる。プロセッ
サ3oに関連するのが二重ポート・インターフェース3
6に接続された局所メモリ34である。インターフェー
ス36の1つのポートは局所バス32に接続されており
、プロセッサ30によるメモリ34へのアクセスが可能
となる手段を提供している。インターフェース36の他
のポートはライン38によってバス11に接続されてお
り、処理要素10の外部のプロセッサや他の装置が局所
メモリ34をアクセスできるようになっている。バス1
1.32の間に接続されているのはインテラブタ40で
ある。その主な機能は。
セッサ、つまりプロセッサ30を含んでいる。プロセッ
サ3oに関連するのが二重ポート・インターフェース3
6に接続された局所メモリ34である。インターフェー
ス36の1つのポートは局所バス32に接続されており
、プロセッサ30によるメモリ34へのアクセスが可能
となる手段を提供している。インターフェース36の他
のポートはライン38によってバス11に接続されてお
り、処理要素10の外部のプロセッサや他の装置が局所
メモリ34をアクセスできるようになっている。バス1
1.32の間に接続されているのはインテラブタ40で
ある。その主な機能は。
プロセッサ30が発した割込み要求を使って他のプロセ
ッサに割込みをかけることである。割込みハンドラ42
もバス11.32の間に接続されている。その主な機能
は、プロセッサ30の割込みを求める割込み要求をバス
11から受は取ることである。バス・インターフェース
44はバス11.32の間に接続されており、アドレス
やデータの転送のためのこれら2つのバスの間の主要な
相互接続を提供している。その結果1局所バス32をバ
ス11に接続するか、それともバス11から切り離すか
、2つに1つを選ぶことができる。局所バス32がバス
11から切り離されると、バス11の使用とは無関係に
プロセッサ30が局所バス32を使うことができる。リ
クエスタ(要求者)46はバス32.11の間に接続さ
れている。プロセッサ30がバス11と接続されること
、っまリバス11を用いることを望むとき、リクエスタ
46はバス11を通してアービタ(調停者)48へ信号
を出す。アービタ48はバス11に接続されており、バ
ス11の使用を求める様々な要求を受は取って、そのう
ちどの要求を認めるかをいつでも制御している。処理要
素10および主処理要素18の何れもが、アービタを使
い、これらが接続されている大域バスまたはセル・バス
の使用の制御を行うマスクの役を果たす。残りの処理要
素、つまり従処理要素では、それぞれのアービタ48が
不能(ディスエーブル)になっている。状況・制御レジ
スタ49はバス32に接続されており、割込み処理の際
に使う情報を提供する。シリアル・ポート51は処理要
素1oをワーク・ステーション14に接続する。しかし
ながら、該シリアル・ポートは1本システムの他の処理
要素では使われない。
ッサに割込みをかけることである。割込みハンドラ42
もバス11.32の間に接続されている。その主な機能
は、プロセッサ30の割込みを求める割込み要求をバス
11から受は取ることである。バス・インターフェース
44はバス11.32の間に接続されており、アドレス
やデータの転送のためのこれら2つのバスの間の主要な
相互接続を提供している。その結果1局所バス32をバ
ス11に接続するか、それともバス11から切り離すか
、2つに1つを選ぶことができる。局所バス32がバス
11から切り離されると、バス11の使用とは無関係に
プロセッサ30が局所バス32を使うことができる。リ
クエスタ(要求者)46はバス32.11の間に接続さ
れている。プロセッサ30がバス11と接続されること
、っまリバス11を用いることを望むとき、リクエスタ
46はバス11を通してアービタ(調停者)48へ信号
を出す。アービタ48はバス11に接続されており、バ
ス11の使用を求める様々な要求を受は取って、そのう
ちどの要求を認めるかをいつでも制御している。処理要
素10および主処理要素18の何れもが、アービタを使
い、これらが接続されている大域バスまたはセル・バス
の使用の制御を行うマスクの役を果たす。残りの処理要
素、つまり従処理要素では、それぞれのアービタ48が
不能(ディスエーブル)になっている。状況・制御レジ
スタ49はバス32に接続されており、割込み処理の際
に使う情報を提供する。シリアル・ポート51は処理要
素1oをワーク・ステーション14に接続する。しかし
ながら、該シリアル・ポートは1本システムの他の処理
要素では使われない。
論理的には、上記システムを第4図に示すようにワーク
・ステーション14とハードウェア増速装置6oからな
るものと考えることができる。第5図を参照すると、ハ
ードウェア増速装置6oは、監視プロセッサ(EP)6
2と監視局所メモリ64 (ELM)を持つ監視処理シ
ステム(EPS)を含む。WPSI〜W P S nの
作業処理システム(wps)は、それぞれ作業プロセッ
サ(wp)66−1〜66− nと局所メモリ (LM
)68−1〜68−nを持つ。プロセッサ62.66と
メモリ64.68のすべては、相互接続手段7oによっ
てシステムにつながれている。相互接続手段の詳細は、
1985年5月15日出願の“Interrupt M
echanism For Multiprocess
ingSystem HavjngMultiple
Busses”という名称の米国特許出願(シリアル・
ナンバー734304)に記載されている。作業プロセ
ッサの数nは、個々のプロセッサの速さ、つまり性能と
作業負荷との関数である。呪在使える高性能マイクロプ
ロセッサの場合は、典型的な数は16である。必要に応
じてWPSの数を増やしてもよい。
・ステーション14とハードウェア増速装置6oからな
るものと考えることができる。第5図を参照すると、ハ
ードウェア増速装置6oは、監視プロセッサ(EP)6
2と監視局所メモリ64 (ELM)を持つ監視処理シ
ステム(EPS)を含む。WPSI〜W P S nの
作業処理システム(wps)は、それぞれ作業プロセッ
サ(wp)66−1〜66− nと局所メモリ (LM
)68−1〜68−nを持つ。プロセッサ62.66と
メモリ64.68のすべては、相互接続手段7oによっ
てシステムにつながれている。相互接続手段の詳細は、
1985年5月15日出願の“Interrupt M
echanism For Multiprocess
ingSystem HavjngMultiple
Busses”という名称の米国特許出願(シリアル・
ナンバー734304)に記載されている。作業プロセ
ッサの数nは、個々のプロセッサの速さ、つまり性能と
作業負荷との関数である。呪在使える高性能マイクロプ
ロセッサの場合は、典型的な数は16である。必要に応
じてWPSの数を増やしてもよい。
局所メモリ68のそれぞれには同じセラ1〜のプログラ
ムがロードされる。アプリケーション・プロブレムを実
行する際に、そのようなプログラムをシステム内で伝送
する必要をなくすためである。
ムがロードされる。アプリケーション・プロブレムを実
行する際に、そのようなプログラムをシステム内で伝送
する必要をなくすためである。
プロセッサ66が相互通信を行う主要な目的は、メツセ
ージの送信およびタスクの転送を下記に詳述するように
行い、もって作業負荷のバランスが一層うまくとれるよ
うにすることである。E P G2は、WP66との間
でメツセージのやりとりを行うことによって1作業負荷
をモニタし、タスクの分配を制御する。
ージの送信およびタスクの転送を下記に詳述するように
行い、もって作業負荷のバランスが一層うまくとれるよ
うにすることである。E P G2は、WP66との間
でメツセージのやりとりを行うことによって1作業負荷
をモニタし、タスクの分配を制御する。
上述のように、該システムはコンピュータ支援設計の分
野に関連する様々な問題を扱うように設計されているが
、本発明のシステムは汎用性を持っている。問題が異な
る毎に違うアプリケーション・プログラムが必要になる
。本発明の理解を深めるために、ストリング削減問題を
扱う例を通じてシステムの動作を説明する。よく知られ
ているように、ストリング削減のプロセスには、まずビ
ットのストリングによってプール関数を表わすことが含
まれる。削減プロセスによれば、1個のストリングを受
は入れると、削減された工ないし2個の新しいス1−リ
ングが生成されろか、または全く何のストリングも生成
されないかである。プロセス全体の結果、関数が真とな
るようなアーギュメントの値が決定される。VLSI技
術を用いる新しく設計されたコンピュータでは、何千も
のストリングがあって、しかもそのそれぞれが何千もの
アーギュメントやオペレータを持つ場合がある。
野に関連する様々な問題を扱うように設計されているが
、本発明のシステムは汎用性を持っている。問題が異な
る毎に違うアプリケーション・プログラムが必要になる
。本発明の理解を深めるために、ストリング削減問題を
扱う例を通じてシステムの動作を説明する。よく知られ
ているように、ストリング削減のプロセスには、まずビ
ットのストリングによってプール関数を表わすことが含
まれる。削減プロセスによれば、1個のストリングを受
は入れると、削減された工ないし2個の新しいス1−リ
ングが生成されろか、または全く何のストリングも生成
されないかである。プロセス全体の結果、関数が真とな
るようなアーギュメントの値が決定される。VLSI技
術を用いる新しく設計されたコンピュータでは、何千も
のストリングがあって、しかもそのそれぞれが何千もの
アーギュメントやオペレータを持つ場合がある。
各ストリングがハードウェア増速装置60に入力され、
ストリング削減プログラムによる分析を受ける。各スト
リングが1つの問題を表わす。ハードウェア増速装置6
0の多重処理システム全体は、各問題を別の問題すなわ
ちジョブが開始される前に解決するのに専念する。スト
リング削減プログラムは公知である。
ストリング削減プログラムによる分析を受ける。各スト
リングが1つの問題を表わす。ハードウェア増速装置6
0の多重処理システム全体は、各問題を別の問題すなわ
ちジョブが開始される前に解決するのに専念する。スト
リング削減プログラムは公知である。
塾務
本発明の詳細な説明を行う。初めは様々な処理システム
の何れもが、任意のアプリケーション・プログラムをロ
ードして開始する動作状態にあるものと仮定する。した
がって、かかる状態では、任意の必要な割込み、実行時
間モジュール、オペレーティング・システム等が処理シ
ステムのメモリにロードされている。さらに、様々なア
プリケーション・プログラムが、削減を図るすべてのス
トリングとともにワーク・ステーションに記憶されてい
ると仮定する。したがって、本発明の動作の初めにおい
て、ステップ70(第6図)ではEPSの初期設定が行
われる。この初期設定は、ELM64 (第9図)にタ
スク管理プログラム100とメツセージ・ハンドリング
・プログラム102を記憶することによって行われる。
の何れもが、任意のアプリケーション・プログラムをロ
ードして開始する動作状態にあるものと仮定する。した
がって、かかる状態では、任意の必要な割込み、実行時
間モジュール、オペレーティング・システム等が処理シ
ステムのメモリにロードされている。さらに、様々なア
プリケーション・プログラムが、削減を図るすべてのス
トリングとともにワーク・ステーションに記憶されてい
ると仮定する。したがって、本発明の動作の初めにおい
て、ステップ70(第6図)ではEPSの初期設定が行
われる。この初期設定は、ELM64 (第9図)にタ
スク管理プログラム100とメツセージ・ハンドリング
・プログラム102を記憶することによって行われる。
作業テーブル104が初期設定されて、削減を図る初期
ストリング106が記憶される。この初期ス!・リング
は、バー1くウェア増速装置が後に述べる方法で実行す
る問題、つまりジョブを表わす。ステップ70を完了す
る過程の最後になると、タスク管理プログラム100が
ステップ72(第6図)を開始して、すへてのWPSを
初期設定する。WPSの初期設定と並行して、EPSは
監視処理ループ74に入る。ステップ72の間に、各L
M68 (第9図)には、ストリング削減プログラム1
08およびメツセージ・ハンドリング・プログラム11
0を含む同じプログラムがロードされる。作業リスト1
12も初期設定される。該作業リスト112は、削減を
図る様々なタスク、つまりストリングを含むストリング
領域116を指すポインタ114を含む。WPSが初期
設定されるとすぐに、様々なWPSのそれぞれが作業処
理ループ76(第6図)に入る。その途中では、初期ス
トリングがWPSの1つに持ち込まれる。新しく生れた
様々なストリング、つまりタスクは増速装置を通じて分
配され、該問題が完了するまで実行される。
ストリング106が記憶される。この初期ス!・リング
は、バー1くウェア増速装置が後に述べる方法で実行す
る問題、つまりジョブを表わす。ステップ70を完了す
る過程の最後になると、タスク管理プログラム100が
ステップ72(第6図)を開始して、すへてのWPSを
初期設定する。WPSの初期設定と並行して、EPSは
監視処理ループ74に入る。ステップ72の間に、各L
M68 (第9図)には、ストリング削減プログラム1
08およびメツセージ・ハンドリング・プログラム11
0を含む同じプログラムがロードされる。作業リスト1
12も初期設定される。該作業リスト112は、削減を
図る様々なタスク、つまりストリングを含むストリング
領域116を指すポインタ114を含む。WPSが初期
設定されるとすぐに、様々なWPSのそれぞれが作業処
理ループ76(第6図)に入る。その途中では、初期ス
トリングがWPSの1つに持ち込まれる。新しく生れた
様々なストリング、つまりタスクは増速装置を通じて分
配され、該問題が完了するまで実行される。
第7図を参照する。監視処理ループ74は、単に、EP
Sが様々なメツセージを受は取っては処理を施し、新し
いメツセージを生成する動作である。ステップ78では
、メツセージの有無について判断が行われる。メツセー
ジがないならば、該動作が、何かメツセージが検出され
て該メツセージの処理がステップ80で行われるまで、
繰り返される。
Sが様々なメツセージを受は取っては処理を施し、新し
いメツセージを生成する動作である。ステップ78では
、メツセージの有無について判断が行われる。メツセー
ジがないならば、該動作が、何かメツセージが検出され
て該メツセージの処理がステップ80で行われるまで、
繰り返される。
第8図を参照する。一般に各作業処理ループ76は、1
度に1つの作業項目、つまりストリング削減を行うとと
もに、そのような処理の途中で受は取った任意のメツセ
ージの処理を行う。初めは、ステップ82で、処理を行
う作業項目の有無、つまり、関連する局所メモリに削減
を必要とするストリングが記憶されているか否かについ
て判断がなされる。作業項目がないならば、ステップ8
4にて、ループが実行されているプロセッサによって作
業が必要とされることを、監視プロセッサに伝えである
か否かについて判断がなされる。各WPSの初期設定が
済んだ後、各作業プロセッサは空で1作業を必要として
いる。初めは、ステップ84でプロセッサに作業がない
と判断されるので、監視プロセッサに対して作業が必要
である旨を告げるメツセージ86が送られる。その後、
該作業プロセッサを貫く次の通過では、ステップ84に
て監視プロセッサに対して仕事が必要である旨を告げた
か否か判断がなされた後、メツセージを処理するために
ステップ88へ進む。ステップ88では、処理をなすメ
ツセージがあるか否かについて判断がなされる。そのよ
うなメツセージがないならば、ループはステップ82へ
戻る。このループは、作業項目を受は取るか、またはメ
ツセージを受は取るまで、繰り返される。メツセージを
受は取ったならば、ステップ89で該メツセージが処理
され、終了すると直ちにステップ88へ分岐が起こり、
他にメツセージを受は取ったか否かについて判断がなさ
れる。したがって、ステップ88.89の形成するルー
プは、ステップ82への分岐が起こる前にすべてのメツ
セージを完全に処理する。
度に1つの作業項目、つまりストリング削減を行うとと
もに、そのような処理の途中で受は取った任意のメツセ
ージの処理を行う。初めは、ステップ82で、処理を行
う作業項目の有無、つまり、関連する局所メモリに削減
を必要とするストリングが記憶されているか否かについ
て判断がなされる。作業項目がないならば、ステップ8
4にて、ループが実行されているプロセッサによって作
業が必要とされることを、監視プロセッサに伝えである
か否かについて判断がなされる。各WPSの初期設定が
済んだ後、各作業プロセッサは空で1作業を必要として
いる。初めは、ステップ84でプロセッサに作業がない
と判断されるので、監視プロセッサに対して作業が必要
である旨を告げるメツセージ86が送られる。その後、
該作業プロセッサを貫く次の通過では、ステップ84に
て監視プロセッサに対して仕事が必要である旨を告げた
か否か判断がなされた後、メツセージを処理するために
ステップ88へ進む。ステップ88では、処理をなすメ
ツセージがあるか否かについて判断がなされる。そのよ
うなメツセージがないならば、ループはステップ82へ
戻る。このループは、作業項目を受は取るか、またはメ
ツセージを受は取るまで、繰り返される。メツセージを
受は取ったならば、ステップ89で該メツセージが処理
され、終了すると直ちにステップ88へ分岐が起こり、
他にメツセージを受は取ったか否かについて判断がなさ
れる。したがって、ステップ88.89の形成するルー
プは、ステップ82への分岐が起こる前にすべてのメツ
セージを完全に処理する。
局所メモリに作業項目があり、ステップ8・2でその存
在が判断された後は5ステツプ90への分岐が起こり、
プロセッサ状況メツセージが監視プロセッサへ送られる
。次に、ステップ92にて、作業項目の処理、つまりス
トリングの削減が行われる。その後ステップ88への分
岐が起こり、次の作業項目を処理する前に適切なその他
のメツセージを処理する。
在が判断された後は5ステツプ90への分岐が起こり、
プロセッサ状況メツセージが監視プロセッサへ送られる
。次に、ステップ92にて、作業項目の処理、つまりス
トリングの削減が行われる。その後ステップ88への分
岐が起こり、次の作業項目を処理する前に適切なその他
のメツセージを処理する。
動作の説明をさらに進める前に、作業テーブル104、
作業リスト112、および様々なメツセージの詳細につ
いて説明する。作業テーブル104はELM64で生成
される。該作業テーブル104は複数のエントリのグル
ープを持つが、WP66−1〜W P 66− nを通
じて1つずつの異なるグループがある。各グループは次
のようなフィールドつまりエントリを持つ。
作業リスト112、および様々なメツセージの詳細につ
いて説明する。作業テーブル104はELM64で生成
される。該作業テーブル104は複数のエントリのグル
ープを持つが、WP66−1〜W P 66− nを通
じて1つずつの異なるグループがある。各グループは次
のようなフィールドつまりエントリを持つ。
フィールド1 プロセッサID
フィールド2 処理すべきストリングの数フィールド3
処理すべきストリングの最大長フィールド4 要作業
標識 極めて明白なことだが、作業テーブル104は、配列中
の位置が関連プロセッサを表示する配列となり得る。フ
ィールド1は、情報の他のフィールドが関連する特定の
作業プロセッサを識別する。
処理すべきストリングの最大長フィールド4 要作業
標識 極めて明白なことだが、作業テーブル104は、配列中
の位置が関連プロセッサを表示する配列となり得る。フ
ィールド1は、情報の他のフィールドが関連する特定の
作業プロセッサを識別する。
フィールド2は、関連するプロセッサの局所メモリに記
憶されているストリング(ストリング削減を待っている
作業項目)の数を指定する。このような数は、関連する
待ち行列116中のストリングの数に対応する。フィー
ルド3は、このような待ち行列での最長ストリングの長
さを示す。フィールド2.3は、下記「プロセッサ作業
負荷」中の情報を使って設定される。フィールド4は、
プロセッサが作業を必要とするか否かを表わす単一のビ
ットであってよい。
憶されているストリング(ストリング削減を待っている
作業項目)の数を指定する。このような数は、関連する
待ち行列116中のストリングの数に対応する。フィー
ルド3は、このような待ち行列での最長ストリングの長
さを示す。フィールド2.3は、下記「プロセッサ作業
負荷」中の情報を使って設定される。フィールド4は、
プロセッサが作業を必要とするか否かを表わす単一のビ
ットであってよい。
各作業リスト112は次のようなフィールドを持つ。
フィールド1 待ち行列上の最初のストリングを指すポ
インタ114 フィールド2 待ち行列上のストリングの数フィールド
1は、待ち行列が空であることを示す空白エントリ、ま
たはストリング待ち行列上の最初の項目を指すポインタ
つまりアドレスの何れかを持つ。フィールド2について
は明白である。
インタ114 フィールド2 待ち行列上のストリングの数フィールド
1は、待ち行列が空であることを示す空白エントリ、ま
たはストリング待ち行列上の最初の項目を指すポインタ
つまりアドレスの何れかを持つ。フィールド2について
は明白である。
各ストリング待ち行列上の項目のそれぞれは、次のよう
なフィールドを持つ。
なフィールドを持つ。
フィールド1 待ち行列上の次の項目を指すポインタ
フィールド2 ス1へリングの長さ
フィールド3 削減を図るストリング
4つのメツセージが作業負荷のバランスをとることに関
係する。そのタイプを下に示す。
係する。そのタイプを下に示す。
タイプ 機能 パラメータ1 要作
業 プロセッサID2 ストリング共有
プロセッサID3 ストリング獲得 スト
リングの長さ、ストリング 4 プロセッサ作業負荷 ストリングの数、最長の処
理スト リングの長さ 「要作業」メツセージは、ステップ86にて遊んで、い
る、つまり作業を必要とするプロセッサによってEPS
2に送られる。該メツセージによって、かかるプロセッ
サが仕事を必要とすることが識別される。「ストリング
共有」メツセージは、EPSから選ばれた作業プロセッ
サへ送られ、かかるプロセッサがメツセージ中で識別さ
れるプロセッサへストリングを送るように命じる。「ス
トリング獲得」メツセージは選択された作業プロセッサ
から作業を必要とする作業プロセッサへ送られるが、こ
れには処理のために遊休プロセッサに転送中のストリン
グ自身も含まれる。「プロセッサ作業負荷」メツセージ
は、ステップ90において作業プロセッサからEPS2
へ送られる。
業 プロセッサID2 ストリング共有
プロセッサID3 ストリング獲得 スト
リングの長さ、ストリング 4 プロセッサ作業負荷 ストリングの数、最長の処
理スト リングの長さ 「要作業」メツセージは、ステップ86にて遊んで、い
る、つまり作業を必要とするプロセッサによってEPS
2に送られる。該メツセージによって、かかるプロセッ
サが仕事を必要とすることが識別される。「ストリング
共有」メツセージは、EPSから選ばれた作業プロセッ
サへ送られ、かかるプロセッサがメツセージ中で識別さ
れるプロセッサへストリングを送るように命じる。「ス
トリング獲得」メツセージは選択された作業プロセッサ
から作業を必要とする作業プロセッサへ送られるが、こ
れには処理のために遊休プロセッサに転送中のストリン
グ自身も含まれる。「プロセッサ作業負荷」メツセージ
は、ステップ90において作業プロセッサからEPS2
へ送られる。
様々な作業プロセッサが初めて作業処理ループ76を通
過するとき、各作業プロセッサが「要作業」メツセージ
をEPS2へ送る。そのようなメツセージの最初のもの
をEPS2が受は取ると、EPS2は「ストリング獲得
」メツセージによって初期ストリング106をかかるプ
ロセッサへ送る。本発明の動作をより正確に説明するた
めに、WPS6−1が最初の「要作業」メツセージを送
り、その結果「ストリング獲得」メツセージによって初
期ストリングが送られたと仮定しよう。該初期ストリン
グはWPSI内のプログラム108によって削減されて
、2個のストリングが形成される。2個のストリングは
ストリング待ち行列116に加えられ、これらに関する
情報は作業リスト112に加えられる。ループ76を次
に通過するときは、ステップ90にて作業負荷状況が作
業負荷状況メツセージによってEPS2へ送られる。
過するとき、各作業プロセッサが「要作業」メツセージ
をEPS2へ送る。そのようなメツセージの最初のもの
をEPS2が受は取ると、EPS2は「ストリング獲得
」メツセージによって初期ストリング106をかかるプ
ロセッサへ送る。本発明の動作をより正確に説明するた
めに、WPS6−1が最初の「要作業」メツセージを送
り、その結果「ストリング獲得」メツセージによって初
期ストリングが送られたと仮定しよう。該初期ストリン
グはWPSI内のプログラム108によって削減されて
、2個のストリングが形成される。2個のストリングは
ストリング待ち行列116に加えられ、これらに関する
情報は作業リスト112に加えられる。ループ76を次
に通過するときは、ステップ90にて作業負荷状況が作
業負荷状況メツセージによってEPS2へ送られる。
その後、WPSIは、リスト上の最長のストリングの1
つを処理し続ける。リストにはまだ処理すべき、つまり
削減すべき別のストリングがあるので、WPSIは過負
荷であると考えられる。
つを処理し続ける。リストにはまだ処理すべき、つまり
削減すべき別のストリングがあるので、WPSIは過負
荷であると考えられる。
この余分のストリングは他のプロセッサの1つへ送られ
て削減されるので、最初2個あったストリングは4個に
分解される。該プロセスは、すべてのWPSがストリン
グの処理に関係するまで繰り返される。
て削減されるので、最初2個あったストリングは4個に
分解される。該プロセスは、すべてのWPSがストリン
グの処理に関係するまで繰り返される。
作業負荷の分配、つまりバランシング動作は、第10図
を参照すると最もよく理解される。ステップ120にて
プロセッサ作業負荷メツセージがEPS2へ送られると
、プログラム100が作業テーブル104を走査して、
遊休プロセッサの有無を調べる。遊休プロセッサがない
ならば、EPS2は処理ループ74に留まる。遊休プロ
セッサがあるならば、ステップ124において、EPS
2は作業テーブルを走査して、これから削減するストリ
ングで最長のものを持つプロセッサを突き止める。かか
るプロセッサがシステムの中で最も過負荷であると考え
られる。それに応じ、ステップ128において、EPS
2が「ストリング共有」メツセージを最も過負荷である
プロセッサに送る。その結果ステップ130において、
該プロセッサが、「ストリング獲得」メツセージによっ
て、最長のストリングをステップ122で識別された遊
休プロセッサへ送る。これらのステップのうちには、「
要作業」メツセージを受は取った場合に、ステップ12
6においてEPS2が用いるものもある。そのような場
合、ステップ124.128.130が実行され、「要
作業メツセージ」を発したプロセッサへストリングを送
る。
を参照すると最もよく理解される。ステップ120にて
プロセッサ作業負荷メツセージがEPS2へ送られると
、プログラム100が作業テーブル104を走査して、
遊休プロセッサの有無を調べる。遊休プロセッサがない
ならば、EPS2は処理ループ74に留まる。遊休プロ
セッサがあるならば、ステップ124において、EPS
2は作業テーブルを走査して、これから削減するストリ
ングで最長のものを持つプロセッサを突き止める。かか
るプロセッサがシステムの中で最も過負荷であると考え
られる。それに応じ、ステップ128において、EPS
2が「ストリング共有」メツセージを最も過負荷である
プロセッサに送る。その結果ステップ130において、
該プロセッサが、「ストリング獲得」メツセージによっ
て、最長のストリングをステップ122で識別された遊
休プロセッサへ送る。これらのステップのうちには、「
要作業」メツセージを受は取った場合に、ステップ12
6においてEPS2が用いるものもある。そのような場
合、ステップ124.128.130が実行され、「要
作業メツセージ」を発したプロセッサへストリングを送
る。
初期ストリング106が、VLSI設計では典型的な、
何千ものアーギュメントやオペレータを含むものであっ
て、ストリングを削減する初期の段階では削減を要する
新しいストリング待きるだけだと仮定する。削減プログ
ラムが進行するにつれ、結果として生じた被削減ス1−
リングのうちのあるものは完成して完成ストリング・リ
ストに加えられ、あるものは完成せずにさらにストリン
グ削減を施される。全プロセッサがビジーになるまで、
初期において新しく削減されたストリングがシステム中
に分配される際に、あるプロセッサは長いストリングに
携わり、あるプロセッサは短いストリングに携わりがち
である。つまり、削減プロシージャーの生成するストリ
ングの長さは極めてバランスを欠いているので1作業を
敏速に完了してもっと作業を求める状態に戻るプロセッ
サもあれば、生成されるストリングの処理を続けるので
、余分な新しい作業を獲得する必要のないプロセッサも
ある。最終的にすべてのストリングの削減が完了し、様
々なプロセッサがすべて遊休状態になったときに、別の
初期ストリング106をワーク・ステーションから導入
して、上記プロセスを繰り返すことが可能になる。
何千ものアーギュメントやオペレータを含むものであっ
て、ストリングを削減する初期の段階では削減を要する
新しいストリング待きるだけだと仮定する。削減プログ
ラムが進行するにつれ、結果として生じた被削減ス1−
リングのうちのあるものは完成して完成ストリング・リ
ストに加えられ、あるものは完成せずにさらにストリン
グ削減を施される。全プロセッサがビジーになるまで、
初期において新しく削減されたストリングがシステム中
に分配される際に、あるプロセッサは長いストリングに
携わり、あるプロセッサは短いストリングに携わりがち
である。つまり、削減プロシージャーの生成するストリ
ングの長さは極めてバランスを欠いているので1作業を
敏速に完了してもっと作業を求める状態に戻るプロセッ
サもあれば、生成されるストリングの処理を続けるので
、余分な新しい作業を獲得する必要のないプロセッサも
ある。最終的にすべてのストリングの削減が完了し、様
々なプロセッサがすべて遊休状態になったときに、別の
初期ストリング106をワーク・ステーションから導入
して、上記プロセスを繰り返すことが可能になる。
E0発明の効果
本発明によれば、作業負荷を分配することによって、シ
ステム資源を有効に使い、多数のタスクを伴う単一のジ
ョブを迅速に実行することができる。また、従来のよう
にタスクを集中させて記憶する代りに、タスクを分散し
て記憶させることにより、ボトルネックの発生を防止す
ることができる。
ステム資源を有効に使い、多数のタスクを伴う単一のジ
ョブを迅速に実行することができる。また、従来のよう
にタスクを集中させて記憶する代りに、タスクを分散し
て記憶させることにより、ボトルネックの発生を防止す
ることができる。
第1図は1本発明の1実施例であるデータ処理システム
の概略ブロック図である。 第2図は、第1図に示されるあるセルの概略ブロック図
である。 第3図は、監視処理要素の概略ブロック図である。 第4図は、第1図に示されるシステムの論理構造の概略
ブロック図である。 第5図は、第4図に示されるハードウェア増速装置の概
略ブロック図であ乏。 第6図は、第1図に示されるシステムの動作のハイ・レ
ベルの流れ図である。 第7図は、第6図に示される監視処理ループの詳細な流
れ図である。 第8図は、第6図に示される作業処理ループの詳細な流
れ図である。 第9図は、第4図に示されるシステムの一部の詳細な概
略ブロック図である。 第10図は1本発明による作業負荷のバランスをとるス
テップの流れ図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション FIG。 1 FIG、’4 FIG。6 FIG、7 FIG。8 「 FIG。10
の概略ブロック図である。 第2図は、第1図に示されるあるセルの概略ブロック図
である。 第3図は、監視処理要素の概略ブロック図である。 第4図は、第1図に示されるシステムの論理構造の概略
ブロック図である。 第5図は、第4図に示されるハードウェア増速装置の概
略ブロック図であ乏。 第6図は、第1図に示されるシステムの動作のハイ・レ
ベルの流れ図である。 第7図は、第6図に示される監視処理ループの詳細な流
れ図である。 第8図は、第6図に示される作業処理ループの詳細な流
れ図である。 第9図は、第4図に示されるシステムの一部の詳細な概
略ブロック図である。 第10図は1本発明による作業負荷のバランスをとるス
テップの流れ図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション FIG。 1 FIG、’4 FIG。6 FIG、7 FIG。8 「 FIG。10
Claims (1)
- 【特許請求の範囲】 それぞれがプロセッサと局所メモリを持つ複数の処理シ
ステムと、前記処理システムを相互接続する手段とから
なり、少なくとも一つの初期タスクの実行に応じて、そ
れぞれが単一のプロセッサで実行される必要のある複数
のタスクを新しく生成することにより、単一の問題を実
行する多重処理装置であって、 前記処理システムのうちの一つを監視処理システムに割
当て、残りの処理システムを作業処理システムに割当て
、 前記作業処理システム中の前記局所メモリには実行待ち
のタスクを記憶し、 前記新しく生成されたタスクを、該タスクを生成した処
理システムに関連する局所メモリに記憶し、 前記監視処理システムに関連する前記局所メモリには、
前記作業処理システムの作業負荷に関する情報を記憶し
、 前記監視処理システムで、前記作業負荷情報をモニタし
て、作業負荷の多い作業処理システムから作業負荷の少
い作業処理システムへのタスクの転送を開始し、後者の
作業処理システムに該タスクを実行させる ようにしたことを特徴とすると多重処理装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US82616386A | 1986-02-04 | 1986-02-04 | |
US826163 | 1986-02-04 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62180455A true JPS62180455A (ja) | 1987-08-07 |
Family
ID=25245869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29903886A Pending JPS62180455A (ja) | 1986-02-04 | 1986-12-17 | 多重処理装置 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0232509B1 (ja) |
JP (1) | JPS62180455A (ja) |
DE (1) | DE3684138D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01228053A (ja) * | 1988-03-07 | 1989-09-12 | Fujitsu Ltd | 並列処理プロセッサシステムの負荷分配方式 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2281793A (en) | 1993-09-11 | 1995-03-15 | Ibm | A data processing system for providing user load levelling in a network |
JP2940450B2 (ja) * | 1995-10-26 | 1999-08-25 | 日本電気株式会社 | クラスタ型コンピュータのジョブスケジュール方法及び装置 |
FI118167B (fi) * | 2004-10-26 | 2007-07-31 | Konsultointi Martikainen Oy | Menetelmä tehtävien jakamiseksi |
JP4402051B2 (ja) * | 2006-01-16 | 2010-01-20 | 株式会社ソニー・コンピュータエンタテインメント | データ処理システムおよびデータ処理方法 |
US9525727B2 (en) * | 2014-06-10 | 2016-12-20 | Alcatel Lucent | Efficient and scalable pull-based load distribution |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5081450A (ja) * | 1973-11-20 | 1975-07-02 | ||
JPS51144543A (en) * | 1975-06-06 | 1976-12-11 | Toshiba Corp | Processing system of composite computer system |
JPS57757A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Job execution schedule system |
JPS5776646A (en) * | 1980-10-31 | 1982-05-13 | Fujitsu Ltd | Load sharing system |
JPS57120167A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Load scattering method for composite computer system |
-
1986
- 1986-12-09 EP EP19860117141 patent/EP0232509B1/en not_active Expired
- 1986-12-09 DE DE8686117141T patent/DE3684138D1/de not_active Expired - Fee Related
- 1986-12-17 JP JP29903886A patent/JPS62180455A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5081450A (ja) * | 1973-11-20 | 1975-07-02 | ||
JPS51144543A (en) * | 1975-06-06 | 1976-12-11 | Toshiba Corp | Processing system of composite computer system |
JPS57757A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Job execution schedule system |
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---|---|---|---|---|
JPH01228053A (ja) * | 1988-03-07 | 1989-09-12 | Fujitsu Ltd | 並列処理プロセッサシステムの負荷分配方式 |
Also Published As
Publication number | Publication date |
---|---|
DE3684138D1 (de) | 1992-04-09 |
EP0232509A3 (en) | 1988-08-24 |
EP0232509A2 (en) | 1987-08-19 |
EP0232509B1 (en) | 1992-03-04 |
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