JPS62178010A - Noise erasing circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル回路に利用する。特に、ディジタル
信号に加えられたスパイク雑音を消去する雑音消去回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is applied to digital circuits. In particular, the present invention relates to a noise cancellation circuit that cancels spike noise added to a digital signal.
従来のディジタル回路では、ディジタル信号に加えられ
たスパイク雑音を、クロック信号の位相を変化させるこ
とによって回避していた。このようなディジタル回路と
して位相同期回路を例に説明する。In conventional digital circuits, spike noise added to digital signals is avoided by changing the phase of the clock signal. A phase locked circuit will be explained as an example of such a digital circuit.
第１４図は従来例の位相同期回路のブロック構成図であ
る。FIG. 14 is a block diagram of a conventional phase locked circuit.
ディジタル信号の入力端子１および出力端子２は、フリ
ップフロップ４に接続される。クロック入力端子３は、
位相シフタ５を介してフリップフロップ４に接続される
。入力端子１のディジタル信号は、スパイク雑音６が加
えられてフリップフロップ４に供給される。このスパイ
ク雑音を回避するため、位相シフタ５によりクロック位
相を変化させ、これをフリップフロップ４に供給する。An input terminal 1 and an output terminal 2 of the digital signal are connected to a flip-flop 4. Clock input terminal 3 is
It is connected to a flip-flop 4 via a phase shifter 5. The digital signal at input terminal 1 is supplied to flip-flop 4 with spike noise 6 added thereto. In order to avoid this spike noise, the phase shifter 5 changes the clock phase and supplies this to the flip-flop 4.
第１５図ないし第１７図は入力信号と出力信号との関係
を示す図であり、第１５図は雑音のない場合、第１６図
はパルス幅よりはるかに狭いスパイク雑音が偏在する場
合、そして第１７図はスパイク雑音が散在する場合を示
す。15 to 17 are diagrams showing the relationship between the input signal and the output signal. FIG. 15 shows the case when there is no noise, FIG. 16 shows the case where spike noise much narrower than the pulse width is unevenly distributed, and FIG. Figure 17 shows a case where spike noise is scattered.
第１６図に示したようにスパイク雑音が偏在する場合に
は、クロック位相を図中の矢印で示した右方向に移動す
ることにより、雑音の影響を回避することができる。し
かし、第１７図のように、スパイク雑音が散在する場合
には、クロック位相を変化させても、出力信号に破線で
示した誤りが生じる欠点があった。When spike noise is unevenly distributed as shown in FIG. 16, the influence of the noise can be avoided by moving the clock phase to the right as indicated by the arrow in the figure. However, as shown in FIG. 17, when spike noise is scattered, there is a drawback that even if the clock phase is changed, errors shown by broken lines occur in the output signal.
本発明は、以上の問題点を解決し、スパイク雑音が散在
している場合でも、その雑音を消去できる雑音消去回路
を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems and provide a noise canceling circuit that can cancel spike noise even when the noise is scattered.
本発明の第一の発明の雑音消去回路は、短い時間幅のス
パイク雑音を含むディジタル信号が入力される入力端子
と、この入力端子に入力されたディジタル信号に上記ス
パイク雑音のうち消去しようとするスパイク雑音の時間
幅のほぼ最大値に相応する時間ΔＴの遅延を与える遅延
回路と、上記入力されたディジタル信号と上記遅延回路
の出力信号との論理演算により上記スパイク雑音を消去
する論理演算回路とを備えたことを特徴とする。The noise canceling circuit of the first aspect of the present invention has an input terminal into which a digital signal including short time width spike noise is input, and an input terminal that attempts to cancel the spike noise from the digital signal input to this input terminal. a delay circuit that provides a delay of time ΔT corresponding to approximately the maximum value of the time width of the spike noise; and a logical operation circuit that eliminates the spike noise by a logical operation of the input digital signal and the output signal of the delay circuit. It is characterized by having the following.
ディジタル信号の低レベル時にスパイク雑音が生じる場
合には、論理演算回路として論理積回路を用いる。この
場合にはスパイク雑音は高レベルとなるが、低レベルと
の論理積により、スパイク雑音を含まない低レベルの電
位が出力される。また、高レベル時にスパイク雑音が生
じる場合には、論理演算回路として論理和回路を用いる
。この場合にはスパイク雑音は低レベルとなり、高レベ
ルとの論理積によりこのスパイク雑音が消去される。If spike noise occurs when the digital signal is at a low level, an AND circuit is used as the logic operation circuit. In this case, the spike noise is at a high level, but by ANDing with the low level, a low level potential that does not include the spike noise is output. Furthermore, if spike noise occurs at a high level, an OR circuit is used as the logic operation circuit. In this case, the spike noise will be at a low level, and the spike noise will be canceled by logical product with a high level.
この第一の発明の雑音消去回路では、入力されたディジ
タル信号のデユーティ比が変化する。この変化は望まし
くない場合が多い。本発明の第二の発明は、デユーティ
比の変化を修正する回路手段を含む。In the noise canceling circuit of the first invention, the duty ratio of the input digital signal changes. This change is often undesirable. A second aspect of the present invention includes circuit means for correcting changes in duty ratio.
すなわち、本発明の第二の発明の雑音消去回路は、短い
時間幅のスパイク雑音を含むディジタル信号が入力され
る入力端子と、この入力端子に入力されたディジタル信
号に上記スパイク雑音のうち消去しようとするスパイク
雑音の時間幅のほぼ最大値に相応する時間ΔＴの遅延を
与える第一の遅延回路と、上記入力されたディジタル信
号と上記遅延回路の出力信号との論理演算により上記ス
パイク雑音を消去する第一の論理演算回路と、この第一
の論理演算回路の出力信号に時間ΔＴの遅延を与える第
二の遅延回路と、上記第一の論理演算回路の出力信号と
上記第二の遅延回路の出力信号との論理演算によりデユ
ーティ比を修正する第二の論理演算回路とを備えたこと
を特徴とする。That is, the noise canceling circuit according to the second aspect of the present invention has an input terminal into which a digital signal including spike noise with a short time width is input, and a digital signal input to this input terminal that is used to cancel the spike noise. a first delay circuit that provides a delay of time ΔT corresponding to approximately the maximum time width of the spike noise, and a logical operation between the input digital signal and the output signal of the delay circuit to eliminate the spike noise; a first logic operation circuit that delays the output signal of the first logic operation circuit by a time ΔT; and a second delay circuit that delays the output signal of the first logic operation circuit and the second delay circuit. and a second logic operation circuit that corrects the duty ratio by a logic operation with the output signal of.
この第二の発明の雑音消去回路は、高レベルと低レベル
との一方のスパイク雑音しか消去できない。しかし、第
一の論理演算回路に論理和回路を用いたものと論理積回
路を用いたものとの、二つの雑音消去回路を縦続に接続
すること、により、高低両レベルのスパイク雑音を消去
できる。The noise canceling circuit of this second invention can only cancel high level and low level spike noises. However, by cascading two noise canceling circuits, one using an OR circuit and the other using an AND circuit for the first logic operation circuit, both high and low levels of spike noise can be canceled. .
本発明の第三の発明は、短い時間幅のスパイク雑音を含
むディジタル信号が入力される入力端子と、この入力端
子に入力されたディジタル信号に上記スパイク雑音のう
ち消去しようとするスパイク雑音の時間幅のほぼ最大値
に相応する時間ΔＴの遅延を与える第一の遅延回路と、
上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により、低レベル時または高レベル時の
一方に生じたスパイク雑音を消去する第一の論理演算回
路と、この第一の論理演算回路の出力信号に時間ΔＴの
二倍の遅延を与える第二の遅延回路と、上記第一の論理
演算回路の出力信号と上記第二の遅延回路の出力信号と
の論理演算により、低レベル時または高レベル時の他方
のスパイク雑音を消去する第二の論理演算回路とを備え
たことを特徴とする。A third aspect of the present invention provides an input terminal to which a digital signal including spike noise with a short time width is input, and a time period of the spike noise to be canceled out of the spike noise in the digital signal input to this input terminal. a first delay circuit that provides a delay of time ΔT corresponding to approximately the maximum value of the width;
a first logic operation circuit that eliminates spike noise generated at either a low level or a high level by a logic operation between the input digital signal and the output signal of the delay circuit; When the low level Alternatively, the second logic operation circuit eliminates the other spike noise when the level is high.
本発明の第四の発明は、この第三の発明の雑音消去回路
にデユーティ比を修正する回路手段を付加したものであ
る。すなわち、短い時間幅のスパイク雑音を含むディジ
タル信号が入力される入力端子と、この入力端子に入力
されたディジタル信号に上記スパイク雑音のうち消去し
ようとするスパイク雑音の時間幅のほぼ最大値に相応す
る時間ΔＴの遅延を与える第一の遅延回路と、上記人力
されたディジタル信号と上記遅延回路の出力信号との論
理演算により、低レベル時または高レベル時の一方に生
じたスパイク雑音を消去する第一の論理演算回路と、こ
の第一の論理演算回路の出力信号に時間ΔＴの二倍の遅
延を与える第二の遅延回路と、上記第一の論理演算回路
の出力信号と上記第二の遅延回路の出力信号との論理演
算により、低レベル時または高レベル時の他方のスパイ
ク雑音を消去する第二の論理演算回路と、この第二の論
理演算回路の出力信号に時間ΔＴの遅延を与える第三の
遅延回路と、上記第二の論理演算回路の出力信号と上記
第三の遅延回路の出力信号との論理演算によりデユーテ
ィ比を修正する第三の論理演算回路とを備えたことを特
徴とする。A fourth invention of the present invention is such that a circuit means for modifying the duty ratio is added to the noise canceling circuit of the third invention. In other words, there is an input terminal to which a digital signal containing spike noise with a short time width is input, and a signal input to the digital signal input to this input terminal corresponds to approximately the maximum time width of the spike noise to be eliminated. A first delay circuit that provides a delay of time ΔT, and a logical operation between the manually input digital signal and the output signal of the delay circuit eliminate spike noise that occurs at either the low level or the high level. a first logic operation circuit; a second delay circuit that delays the output signal of the first logic operation circuit by twice the time ΔT; and a second delay circuit that delays the output signal of the first logic operation circuit and the second delay circuit; A second logic operation circuit that cancels the other spike noise at a low level or a high level by a logic operation with the output signal of the delay circuit, and a delay of time ΔT is added to the output signal of this second logic operation circuit. and a third logic operation circuit that corrects the duty ratio by a logic operation of the output signal of the second logic operation circuit and the output signal of the third delay circuit. Features.
第三および第四の発明は、高低両レベルのスパイク雑音
を消去できる。The third and fourth inventions can eliminate both high and low level spike noise.
〔作 用〕
本発明の雑音消去回路は、遅延回路と論理積回路とによ
り、ディジタル信号の低レベル時に生じたスパイク雑音
を消去し、遅延回路と論理和回路とにより、高レベル時
に生じたスパイク雑音を消去する。すなわち、ディジタ
ル信号の低レベル時にスパイク雑音が生じる場合には、
スパイク雑音は時間幅ΔＴで裔レベルとなるが、低レベ
ルとの論理積により、スパイク雑音を含まない低レベル
の電位が出力される。また、高レベル時にスパイク雑音
が生じる場合には、スパイク雑音は時間幅ΔＴで低レベ
ルとなり、高レベルとの論理積によりこのスパイク雑音
が消去される。[Function] The noise canceling circuit of the present invention uses a delay circuit and an AND circuit to cancel spike noise that occurs when a digital signal is at a low level, and uses a delay circuit and an OR circuit to cancel spike noise that occurs when a digital signal is at a high level. Eliminate noise. In other words, if spike noise occurs when the digital signal is low level,
The spike noise reaches a descendant level with a time width ΔT, but by ANDing with the low level, a low level potential that does not include the spike noise is output. Further, when spike noise occurs at a high level, the spike noise becomes a low level with a time width ΔT, and the spike noise is canceled by logical product with the high level.
本発明の雑音消去回路は、位相同期回路のクロック位相
を固定したままスパイク雑音を消去できる。クロック位
相の変化がなく、スパイク雑音の幅を知るだけで回路を
構成することができ、スパイク雑音をすべて消去できる
。The noise canceling circuit of the present invention can cancel spike noise while fixing the clock phase of the phase synchronized circuit. There is no change in the clock phase, and a circuit can be configured just by knowing the width of the spike noise, making it possible to eliminate all spike noise.
第１図は本発明第一実施例雑音消去回路の回路構成図を
示し、第２図は各測定点における信号波形を示す。FIG. 1 shows a circuit configuration diagram of a noise canceling circuit according to a first embodiment of the present invention, and FIG. 2 shows signal waveforms at each measurement point.
入力端子１０１は、直接に論理積回路１１の第一の入力
に接続され、遅延素子１２を介して論理積回路１１の第
二の入力に接続される。論理積回路１１の出力は、直接
に論理和回路１３の第一の入力に接続され、遅延素子１
４を経由して論理和回路１３の第二の入力に接続される
。論理和回路１３の出力は出力端子１０５に接続される
。遅延素子１２、論理積回路１１および遅延素子１４の
出力を、それぞれ観測点１０２．１０３および１０４と
する。Input terminal 101 is directly connected to a first input of AND circuit 11 and connected to a second input of AND circuit 11 via delay element 12 . The output of the AND circuit 11 is directly connected to the first input of the OR circuit 13, and the output of the AND circuit 11 is directly connected to the first input of the OR circuit 13.
4 to the second input of the OR circuit 13. The output of the OR circuit 13 is connected to an output terminal 105. The outputs of the delay element 12, AND circuit 11, and delay element 14 are assumed to be observation points 102, 103, and 104, respectively.
入力端子１０１にはスパイク雑音を含むディジタル信号
が入力される。遅延素子１２は、このディジタル信号を
、上記のスパイク雑音の時間幅ΔＴだけ遅延させる。論
理積回路１１でこれらの信号の論理積をとることにより
、低レベルのスパイク雑音を消去できる。さらに、論理
和回路１３と遅延素子１４とにより、論理積回路１１の
出力信号とこの出力信号を時間幅ΔＴ遅延させた信号と
の論理和をとり、デユーティ比を修正することができる
。A digital signal containing spike noise is input to the input terminal 101 . The delay element 12 delays this digital signal by the above-mentioned spike noise time width ΔT. By calculating the AND of these signals in the AND circuit 11, low-level spike noise can be eliminated. Further, the OR circuit 13 and the delay element 14 perform a logical OR of the output signal of the AND circuit 11 and a signal obtained by delaying this output signal by a time width ΔT, thereby correcting the duty ratio.
本実施例は、低レベル雑音を消去できるが、高レベル雑
音については効果がない。高レベル雑音の消去に適する
実施例を以下に説明する。This embodiment can eliminate low-level noise, but is ineffective against high-level noise. An embodiment suitable for canceling high level noise will be described below.
第３図は本発明第二実施例雑音消去回路の回路構成図を
示し、第４図は各測定点における信号波形を示す。FIG. 3 shows a circuit configuration diagram of a noise canceling circuit according to a second embodiment of the present invention, and FIG. 4 shows signal waveforms at each measurement point.
入力端子２０１は、直接に論理和回路２１の第一の入力
に接続され、遅延素子２２を介して論理和回路２１の第
二の入力に接続される。論理和回路２１の出力は、直接
に論理積回路２３の第一の入力に接続され、遅延素子２
４を経由して論理積回路２３の第二の入力に接続される
。論理積回路２３の出力は出力端子２０５に接続される
。遅延素子２２、論理和回路２１および遅延素子２４の
出力を、それぞれ観測点２０２．２０３および２０４
とする。Input terminal 201 is directly connected to a first input of OR circuit 21 and connected to a second input of OR circuit 21 via delay element 22 . The output of the OR circuit 21 is directly connected to the first input of the AND circuit 23 and the delay element 2
4 to the second input of the AND circuit 23. The output of AND circuit 23 is connected to output terminal 205. The outputs of the delay element 22, OR circuit 21, and delay element 24 are measured at observation points 202, 203, and 204, respectively.
shall be.
入力端子２０１にはスパイク雑音を含むディジタル信号
が入力される。遅延素子２２は、このディジタル信号を
、上記のスパイク雑音の時間幅ΔＴだけ遅延させる。論
理和回路２１でこれらの信号の論理和をとることにより
、高レベルのスパイク雑音を消去できる。さらに、論理
積回路２３と遅延素子２４とにより、論理和回路２１の
出力信号とこの出力信号を時間幅ΔＴ遅延させた信号と
の論理積をとり、デユーティ比を修正することができる
。A digital signal containing spike noise is input to the input terminal 201 . The delay element 22 delays this digital signal by the above-mentioned spike noise time width ΔT. By calculating the logical sum of these signals in the logical sum circuit 21, high-level spike noise can be eliminated. Further, the AND circuit 23 and the delay element 24 perform an AND operation on the output signal of the OR circuit 21 and a signal obtained by delaying this output signal by a time width ΔT, thereby correcting the duty ratio.
次に、高レベル雑音および低レベル雑音の双方を消去で
きる実施例を説明する。Next, an embodiment that can eliminate both high-level noise and low-level noise will be described.
第５図は本発明第三実施例雑音消去回路の回路構成図を
示し、第６図は各測定点における信号波形を示す。FIG. 5 shows a circuit configuration diagram of a noise canceling circuit according to a third embodiment of the present invention, and FIG. 6 shows signal waveforms at each measurement point.
入力端子３０１は、直接に論理積回路３Ｉの第一の入力
に接続され、遅延素子３２を介して論理積回路３１の第
二の入力に接続される。論理積回路３１の出力は、直接
に論理和回路３３の第一の人力に接続され、遅延素子３
４を経由して論理和回路３３の第二の人力に接続される
。論理和回路３３の出力は、直接に論理積回路３５の第
一の入力に接続され、遅延素子３６を経由して論理積回
路３５の第二の入力に接続される。論理積回路３５の出
力は出力端子３０７に接続される。遅延素子３２、論理
積回路３１、遅延素子３４、論理和回路３３および遅延
素子３０６の出力を、それぞれ観測点３０２．３０３．
３０４．３０５および３０６とする。The input terminal 301 is directly connected to the first input of the AND circuit 3I, and is connected to the second input of the AND circuit 31 via the delay element 32. The output of the AND circuit 31 is directly connected to the first input of the OR circuit 33, and is connected to the delay element 3.
4 to the second input of the OR circuit 33. The output of the OR circuit 33 is directly connected to a first input of an AND circuit 35 and connected to a second input of the AND circuit 35 via a delay element 36 . The output of AND circuit 35 is connected to output terminal 307. The outputs of the delay element 32, AND circuit 31, delay element 34, OR circuit 33, and delay element 306 are measured at observation points 302, 303, .
304, 305 and 306.
遅延素子３２．３６はスパイク雑音の時間幅ΔＴと等し
い遅延を与え、遅延素子３４は時間２ΔＴの遅延を与え
る。Delay elements 32, 36 provide a delay equal to the time width ΔT of the spike noise, and delay element 34 provides a delay of time 2ΔT.
論理積回路３１および遅延素子３２により、第一実施例
の場合と同様に、低レベルのスパイク雑音を消去できる
。このとき、高レベルのスパイク［はその幅が二倍に拡
張されている。この幅が拡張されたスパイク雑音を消去
するため、論理和回路３３と、時間２ΔＴの遅延を与え
る遅延素子３４を用いる。これにより、第二実施例と同
様にして高レベルのスパイク雑音を消去できる。The AND circuit 31 and the delay element 32 can eliminate low-level spike noise as in the first embodiment. At this time, the high-level spike [is] doubled in width. In order to eliminate this spike noise whose width has been expanded, an OR circuit 33 and a delay element 34 that provides a delay of time 2ΔT are used. Thereby, high-level spike noise can be eliminated in the same manner as in the second embodiment.
論理積回路３５および遅延素子３６は、論理和回路３３
の出力信号のデユーティ比を修正する。The AND circuit 35 and the delay element 36 are connected to the OR circuit 33.
Modify the duty ratio of the output signal.
第７図は本発明第四実施例雑音消去回路の回路構成図を
示し、第８図は各測定点における信号波形を示す。FIG. 7 shows a circuit configuration diagram of a noise canceling circuit according to a fourth embodiment of the present invention, and FIG. 8 shows signal waveforms at each measurement point.
入力端子４０１は、直接に論理和回路４１の第一の入力
に接続され、遅延素子４２を介して論理和回路４１の第
二の入力に接続される。論理和回路４１の出力は、直接
に論理積回路４３の第一の入力に接続され、遅延素子４
４を経由して論理積回路４３の第二の入力に接続される
。論理積回路４３の出力は、直接に論理和回路４５の第
一の入力に接続され、遅延素子４６を経由して論理和回
路４５の第二の人力に接続される。論理和回路４５の出
力は出力端子４０７に接続される。遅延素子４２、論理
和回路４１、遅延素子３４、論理積回路４３および遅延
素子３０６の出力を、それぞれ観測点３０２．３０３．
３０４．３０５および３０６とする。Input terminal 401 is directly connected to a first input of OR circuit 41 and connected to a second input of OR circuit 41 via delay element 42 . The output of the OR circuit 41 is directly connected to the first input of the AND circuit 43 and the delay element 4
4 to the second input of the AND circuit 43. The output of the AND circuit 43 is directly connected to the first input of the OR circuit 45 and connected to the second input of the OR circuit 45 via the delay element 46 . The output of OR circuit 45 is connected to output terminal 407. The outputs of the delay element 42, OR circuit 41, delay element 34, AND circuit 43, and delay element 306 are measured at observation points 302, 303.
304, 305 and 306.
遅延素子４２．４６はスパイク雑音の時間幅ΔＴと等し
い遅延を与え、遅延素子４４は時間２ΔＴの遅延を与え
る。Delay elements 42, 46 provide a delay equal to the time width ΔT of the spike noise, and delay element 44 provides a delay of time 2ΔT.
本実施例は、第三実施例の論理積と論理和との組み合わ
せを逆にしたものであり、高低両レベルのスパイク雑音
を消去できる。In this embodiment, the combination of AND and OR in the third embodiment is reversed, and both high and low levels of spike noise can be eliminated.
第９図は本発明第五実施例雑音消去回路の回路構成図で
ある。本実施例は、第一実施例と第二実施例とを組み合
わせ、これにより高低両レベルのスパイク雑音を消去す
るものである。FIG. 9 is a circuit diagram of a noise canceling circuit according to a fifth embodiment of the present invention. This embodiment is a combination of the first embodiment and the second embodiment, and thereby eliminates both high and low levels of spike noise.
低レベルのスパイク雑音は、論理積回路１１、論理和回
路１３および遅延素子１２．１４で構成される前段で消
去される。このとき高レベルのスパイク雑音は消去され
ないが、時間幅がΔＴのスパイク雑音として出力され、
論理和回路２１、論理積回路２３および遅延素子２２．
２４により構成される後段で消去される。Low-level spike noise is eliminated in a previous stage composed of an AND circuit 11, an OR circuit 13, and delay elements 12 and 14. At this time, high-level spike noise is not erased, but is output as spike noise with a time width of ΔT,
OR circuit 21, AND circuit 23, and delay element 22.
It is erased in the latter stage constituted by 24.
第１０図は本発明第六実施例雑音消去回路の回路構成図
である。この実施例は、第五実施例の前段と後段とを逆
に接続したものであり、前段で高レベルのスパイク雑音
を消去でき、後段で低レベルのスパイク雑音を消去でき
る。FIG. 10 is a circuit diagram of a noise canceling circuit according to a sixth embodiment of the present invention. In this embodiment, the front and rear stages of the fifth embodiment are connected in reverse, and high-level spike noise can be canceled in the front stage, and low-level spike noise can be canceled in the latter stage.
第１１図は本発明の雑音消去回路を使用した位相同期回
路のブロック構成図を示す。FIG. 11 shows a block diagram of a phase locked circuit using the noise canceling circuit of the present invention.
本発明の雑音消去回路６０を、入力端子５０とフリップ
フロップ５１との間に接続する。フリップフロップ５１
には、出力端子５２およびクロック端子５３が接続され
る。A noise canceling circuit 60 of the present invention is connected between the input terminal 50 and the flip-flop 51. flip flop 51
An output terminal 52 and a clock terminal 53 are connected to.
第１４図に示した従来例の位相同期回路と比較すると、
フリップフロップ５１を駆動するためにクロック信号を
、固定位相で利用できる。When compared with the conventional phase-locked circuit shown in Fig. 14,
A clock signal is available with a fixed phase to drive flip-flop 51.
第１２図は、本発明雑音消去回路を、多重漏話のある入
力位相同期回路に適用した例を示す。FIG. 12 shows an example in which the noise cancellation circuit of the present invention is applied to an input phase synchronization circuit with multiple crosstalk.
芯ケーブル６１は複数０本の信号＆？１６２−１〜６２
−ｎを収容する。これらの信号線６２−１〜６２−ｎは
、それぞれの一端が入力端子５０−１〜５０−ｎに接続
され、他端が雑音消去回路６０−１〜６０−ｎに接続さ
れる。雑音消去回路６０−１〜６０−ｎは、それぞれフ
リップフロップ５１−１〜５１−ｎに接続される。フリ
ップフロップ５１−１〜５１−ｎは、それぞれ出力端子
５２−１〜５２−ｎが接続され、さらにクロック端子５
３が接続される。The core cable 61 has multiple 0 signals &? 162-1~62
-Accommodates n. One end of each of these signal lines 62-1 to 62-n is connected to the input terminals 50-1 to 50-n, and the other end is connected to the noise cancellation circuits 60-1 to 60-n. Noise cancellation circuits 60-1 to 60-n are connected to flip-flops 51-1 to 51-n, respectively. The flip-flops 51-1 to 51-n are connected to output terminals 52-1 to 52-n, respectively, and are further connected to a clock terminal 5.
3 is connected.
信号線６２−１〜６２−ｎには、多重漏話によるスパイ
ク雑音が発生し、それぞれの長さ１ｌｚｌＺ、・−一・
−１１７が異なることから、スパイク雑音が散在する。Spike noise due to multiplex crosstalk occurs in the signal lines 62-1 to 62-n, each having a length of 1lzlZ, -1,
Since -117 is different, spike noise is scattered.
したがって、本発明の雑音消去回路６０を用いることが
有効である。Therefore, it is effective to use the noise cancellation circuit 60 of the present invention.
第１３図は、本発明の雑音消去回路を、高速ディジタル
信号伝送の位相同期回路に適用した例を示す。FIG. 13 shows an example in which the noise canceling circuit of the present invention is applied to a phase synchronization circuit for high-speed digital signal transmission.
芯ケーブル６１は複数０本の信号＆’１Ａ６２−１〜６
２−ｎを収容する。これらの信号線６２−１〜６２−ｎ
は、それぞれの一端が入力端子５０−１〜５０−ｎに接
続され、他端が雑音消去回路６０−１〜６０−ｎに接続
される。雑音消去回路６０−１〜６０−ｎは、それぞれ
タイミング同期回路６３−１〜６３−ｎに接続される。The core cable 61 has multiple 0 signals &'1A62-1 to 6
Accommodates 2-n. These signal lines 62-1 to 62-n
have one end connected to the input terminals 50-1 to 50-n, and the other end to the noise cancellation circuits 60-1 to 60-n. Noise cancellation circuits 60-1 to 60-n are connected to timing synchronization circuits 63-1 to 63-n, respectively.
タイミング同期回路６３−１〜６３−ｎは、それぞれエ
ラスティックストア６４−１〜６４−ｎに接続される。Timing synchronization circuits 63-1 to 63-n are connected to elastic stores 64-1 to 64-n, respectively.
エラスティックストア６４−１〜６４−ｎは、それぞれ
出力端子５２−１〜５２−ｎに接続され、さらにクロッ
ク端子５３に接続される。Elastic stores 64-1 to 64-n are connected to output terminals 52-1 to 52-n, respectively, and further connected to clock terminal 53.
伝送速度が高速の領域では、信号線６２−１〜６２−ｎ
の長さｌ 、 ％ ｆｉ 、 、−−−−−−−１２，
の差が、一般に１ビット以上となるため、タイミング同
期回路とエラスティックストアとの縦続構成を用いる。In areas where the transmission speed is high, the signal lines 62-1 to 62-n
Length l, % fi, ,------12,
Since the difference between the two is generally one bit or more, a cascade configuration of a timing synchronization circuit and an elastic store is used.
ここで、タイミング同期回路６３−１〜６３−ｎの前に
本発明の雑音消去回路６０−１〜６０−ｎを配置するこ
とにより、高速領域でのスパイク雑音を消去し、正常な
動作が可能となる。Here, by arranging the noise canceling circuits 60-1 to 60-n of the present invention before the timing synchronization circuits 63-1 to 63-n, spike noise in the high-speed region is canceled and normal operation is possible. becomes.
以上説明したように、本発明の雑音消去回路は、低レベ
ルおよび高レベルの一方または双方のスパイク雑音を、
その存在位置が分散している場合でも消去できる。この
ため、パルス波形の立ち上がりや立ち下がりの漏話によ
り生じるスパイク雑音を消去する目的で、法尻に適用で
きる。As explained above, the noise cancellation circuit of the present invention eliminates low level and/or high level spike noise.
Even if their locations are dispersed, they can be deleted. Therefore, it can be applied at the tail end of the pulse waveform for the purpose of eliminating spike noise caused by crosstalk at the rise and fall of the pulse waveform.
本発明の応用分野としては、ディジタル回路全般に適用
可能であるが、具体的な装置としては、伝送装置や交換
機等の通信装置の位相同期回路に用いて、装置内の配線
で生じる漏話雑音を消去できる。また、今後のディジタ
ル装置の高速化にともない、パルスの立ち上がりおよび
立ち下がりが急峻となることから、スパイク雑音の増大
は明らかであり、本発明はこの分野に大きな効果がある
。The field of application of the present invention is that it is applicable to digital circuits in general, but as a specific device, it is used in a phase synchronization circuit of communication equipment such as transmission equipment and switching equipment, and is used to suppress crosstalk noise generated in wiring within the equipment. Can be erased. Further, as the speed of digital devices increases in the future, the rise and fall of pulses will become steeper, so it is clear that spike noise will increase, and the present invention has a great effect in this field.
第１図は本発明第一実施例雑音消去回路の回路構成図。
第２図は各測定点における信号波形。
第３図は本発明第二実施例雑音消去回路の回路構成図。
第４図は各測定点における信号波形。
第５図は本発明第三実施例雑音消去回路の回路構成図。
第６図は各測定点における信号波形。
第７図は本発明第四実施例雑音消去回路の回路構成図。
第８図は各測定点における信号波形。
第９図は本発明第五実施例雑音消去回路の回路構成図。
第１０図は本発明第六実施例雑音消去回路の回路構成図
。
第１１図は本発明の雑音消去回路を使用した位相同期回
路のブロック構成図。
第１２図は本発明雑音消去回路の適用例を示すブロック
構成図。
第１３図は本発明雑音消去回路の適用例を示すブロック
構成図。
第１４図は従来例位相同期回路のブロック構成図。
第１５図は雑音のない場合の入力信号と出力信号との関
係を示す図。
第１６図はスパイク雑音が偏在する場合の人力信号と出
力信号との、関係を示す図。
第１７図はスパイク雑音が散在する場合の入力信号と出
力信号との関係を示す図。
１１・・・論理積回路、１２・・・遅延素子、１３・・
・論理和回路、１４・・・遅延素子、１０１・・・入力
端子、１０５・・・出力端子、２１・・・論理和回路、
２２・・・遅延素子、２３・・・論理積回路、２４・・
・遅延素子、２０１・・・入力端子、２０５・・・出力
端子、３１・・・論理積回路、３２・・・遅延素子、３
３・・・論理和回路、３４・・・遅延素子、３５・・・
論理積回路、３０１・・・入力端子、３０７・・・出力
端子、４１・・・論理和回路、４２・・・遅延素子、４
３・・・論理積回路、４４・・・遅延素子、４５・・・
論理和回路、４６・・・遅延素子、５０．５０−１〜５
０−ｎ・・・入力端子、５１．５１−１〜５１−ｎ・・
・フリップフロップ、５２．５２−１〜５２−ｎ・・・
出力端子、５３・・・クロック端子、５４・・・位相シ
フタ、６０．６０−１〜６０−ｎ・・・雑音消去回路、
６１・・・芯ケーブル、６２−１〜６２−ｎ・・・信号
線。
特許出願人 日本電信電話株式会社
代理人 弁理士 井 出 直 孝
亮−人毛例
ｙｆＳｌ 図
Ｍ ２ 図
肩二大患例
爪 ３ 図
高しベル＋３１１＊ ４氏しベル＋ｍ音ｙ
１４ 図
り岬町！＊＠イクリ
菖 ５ 図
萬 ６ 口
兜四大患例
篤 ７ 図
畠し〜ル＋λ音 低、し〜ル＋鳥音篇 ８
図
ｙ１９図
尾へ大花例
第１０ 図
ＣＬに
本発＠機用例位摺同期＠賂
尾 １３ ［￥ｌ
へ１
従来例４ｔＬ相同期回路
＾ １４ 口FIG. 1 is a circuit diagram of a noise canceling circuit according to a first embodiment of the present invention. Figure 2 shows the signal waveform at each measurement point. FIG. 3 is a circuit diagram of a noise canceling circuit according to a second embodiment of the present invention. Figure 4 shows the signal waveform at each measurement point. FIG. 5 is a circuit diagram of a noise canceling circuit according to a third embodiment of the present invention. Figure 6 shows the signal waveform at each measurement point. FIG. 7 is a circuit diagram of a noise canceling circuit according to a fourth embodiment of the present invention. Figure 8 shows the signal waveform at each measurement point. FIG. 9 is a circuit diagram of a noise canceling circuit according to a fifth embodiment of the present invention. FIG. 10 is a circuit diagram of a noise canceling circuit according to a sixth embodiment of the present invention. FIG. 11 is a block diagram of a phase locked circuit using the noise canceling circuit of the present invention. FIG. 12 is a block diagram showing an example of application of the noise canceling circuit of the present invention. FIG. 13 is a block diagram showing an application example of the noise canceling circuit of the present invention. FIG. 14 is a block diagram of a conventional phase synchronization circuit. FIG. 15 is a diagram showing the relationship between input signals and output signals when there is no noise. FIG. 16 is a diagram showing the relationship between the human input signal and the output signal when spike noise is unevenly distributed. FIG. 17 is a diagram showing the relationship between the input signal and the output signal when spike noise is scattered. 11... AND circuit, 12... Delay element, 13...
- OR circuit, 14... Delay element, 101... Input terminal, 105... Output terminal, 21... OR circuit,
22... Delay element, 23... AND circuit, 24...
- Delay element, 201... Input terminal, 205... Output terminal, 31... AND circuit, 32... Delay element, 3
3... OR circuit, 34... Delay element, 35...
AND circuit, 301... Input terminal, 307... Output terminal, 41... OR circuit, 42... Delay element, 4
3... AND circuit, 44... Delay element, 45...
OR circuit, 46...delay element, 50.50-1 to 5
0-n...Input terminal, 51.51-1~51-n...
・Flip-flop, 52.52-1 to 52-n...
Output terminal, 53... Clock terminal, 54... Phase shifter, 60.60-1 to 60-n... Noise cancellation circuit,
61...Core cable, 62-1 to 62-n...Signal line. Patent Applicant Nippon Telegraph and Telephone Corporation Agent Patent Attorney Nao Ide Takasuke - Human hair example yfSl Figure M 2 Figure shoulder two large case nails 3 Figure height bell + 311 * 4 Mr. bell + m sound y
14 Misaki Town! *＠Ikuri Iris 5 Zuman 6 Mouth helmet four major case cases 7 Zubatoshi~ru + λ sound Low, Shi~ru + bird sound edition 8
Figure y 19 To the tail of the figure Ohana example No. 10 To Figure CL The original @ machine example position sliding synchronization @ kakuo 13 [￥l To 1 Conventional example 4tL phase synchronous circuit ^ 14 Mouth
Claims (12)
が入力される入力端子と、 この入力端子に入力されたディジタル信号に上記スパイ
ク雑音のうち消去しようとするスパイク雑音の時間幅の
ほぼ最大値に相応する時間ΔＴの遅延を与える遅延回路
と、 上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により上記スパイク雑音を消去する論理
演算回路と を備えた雑音消去回路。(1) An input terminal into which a digital signal containing spike noise with a short time width is input, and a digital signal input to this input terminal that has approximately the maximum time width of the spike noise to be canceled out of the above spike noise. A noise canceling circuit comprising: a delay circuit that provides a delay of a corresponding time ΔT; and a logical operation circuit that cancels the spike noise by performing a logical operation on the input digital signal and the output signal of the delay circuit.
第（１）項に記載の雑音消去回路。(2) The noise canceling circuit according to claim (1), wherein the logic operation circuit is an AND circuit.
第（１）項に記載の雑音消去回路。(3) The noise canceling circuit according to claim (1), wherein the logic operation circuit is an OR circuit.
が入力される入力端子と、 この入力端子に入力されたディジタル信号に上記スパイ
ク雑音のうち消去しようとするスパイク雑音の時間幅の
ほぼ最大値に相応する時間ΔＴの遅延を与える第一の遅
延回路と、 上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により上記スパイク雑音を消去する第一
の論理演算回路と、 この第一の論理演算回路の出力信号に時間ΔＴの遅延を
与える第二の遅延回路と、 上記第一の論理演算回路の出力信号と上記第二の遅延回
路の出力信号との論理演算によりデューティ比を修正す
る第二の論理演算回路と を備えた雑音消去回路。(4) An input terminal into which a digital signal containing spike noise with a short time width is input; a first delay circuit that provides a delay of a corresponding time ΔT; a first logic operation circuit that eliminates the spike noise by a logic operation between the input digital signal and the output signal of the delay circuit; a second delay circuit that delays the output signal of the logic operation circuit by a time ΔT; and a logic operation between the output signal of the first logic operation circuit and the output signal of the second delay circuit to correct the duty ratio. and a second logical operation circuit.
論理演算回路は論理和回路である 特許請求の範囲第（４）項に記載の雑音消去回路。(5) The noise cancellation circuit according to claim (4), wherein the first logic operation circuit is an AND circuit, and the second logic operation circuit is an OR circuit.
論理演算回路は論理積回路である 特許請求の範囲第（４）項に記載の雑音消去回路。(6) The noise canceling circuit according to claim (4), wherein the first logic operation circuit is an OR circuit, and the second logic operation circuit is an AND circuit.
が入力される入力端子と、 この入力端子に入力されたディジタル信号に上記スパイ
ク雑音のうち消去しようとするスパイク雑音の時間幅の
ほぼ最大値に相応する時間ΔＴの遅延を与える第一の遅
延回路と、 上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により、低レベル時または高レベル時の
一方に生じたスパイク雑音を消去する第一の論理演算回
路と、 この第一の論理演算回路の出力信号に時間ΔＴの二倍の
遅延を与える第二の遅延回路と、 上記第一の論理演算回路の出力信号と上記第二の遅延回
路の出力信号との論理演算により、低レベル時または高
レベル時の他方のスパイク雑音を消去する第二の論理演
算回路と を備えた雑音消去回路。(7) An input terminal into which a digital signal containing spike noise with a short time width is input; A first delay circuit that provides a delay of a corresponding time ΔT and a logical operation between the input digital signal and the output signal of the delay circuit eliminate the spike noise that occurs at either the low level or the high level. a first logic operation circuit that delays the output signal of the first logic operation circuit by twice the time ΔT; and a second delay circuit that delays the output signal of the first logic operation circuit and the second delay circuit. and a second logic operation circuit that erases spike noise at a low level or at a high level by a logic operation with the output signal of the delay circuit.
論理演算回路は論理積回路である 特許請求の範囲第（７）項に記載の雑音消去回路。(8) The noise canceling circuit according to claim (7), wherein the first logic operation circuit is an OR circuit, and the second logic operation circuit is an AND circuit.
論理演算回路は論理和回路である 特許請求の範囲第（７）項に記載の雑音消去回路。(9) The noise canceling circuit according to claim (7), wherein the first logic operation circuit is an AND circuit, and the second logic operation circuit is an OR circuit.
号が入力される入力端子と、 この入力端子に入力されたディジタル信号に上記スパイ
ク雑音のうち消去しようとするスパイク雑音の時間幅の
ほぼ最大値に相応する時間ΔＴの遅延を与える第一の遅
延回路と、 上記入力されたディジタル信号と上記遅延回路の出力信
号との論理演算により、低レベル時または高レベル時の
一方に生じたスパイク雑音を消去する第一の論理演算回
路と、 この第一の論理演算回路の出力信号に時間ΔＴの二倍の
遅延を与える第二の遅延回路と、 上記第一の論理演算回路の出力信号と上記第二の遅延回
路の出力信号との論理演算により、低レベル時または高
レベル時の他方のスパイク雑音を消去する第二の論理演
算回路と、 この第二の論理演算回路の出力信号に時間ΔＴの遅延を
与える第三の遅延回路と、 上記第二の論理演算回路の出力信号と上記第三の遅延回
路の出力信号との論理演算によりデューティ比を修正す
る第三の論理演算回路と を備えた雑音消去回路。(10) An input terminal into which a digital signal containing spike noise with a short time width is input; A first delay circuit that provides a delay of a corresponding time ΔT and a logical operation between the input digital signal and the output signal of the delay circuit eliminate the spike noise that occurs at either the low level or the high level. a first logic operation circuit that delays the output signal of the first logic operation circuit by twice the time ΔT; and a second delay circuit that delays the output signal of the first logic operation circuit and the second delay circuit. a second logic operation circuit that cancels the other spike noise at low level or high level by a logic operation with the output signal of the delay circuit; and a third logic operation circuit that corrects the duty ratio by a logic operation of the output signal of the second logic operation circuit and the output signal of the third delay circuit. Erasing circuit.
の論理演算回路は論理積回路であり、 第三の論理演算回路は論理和回路である 特許請求の範囲第（１０）項に記載の雑音消去回路。(11) Claim (10) wherein the first logic operation circuit is an OR circuit, the second logic operation circuit is an AND circuit, and the third logic operation circuit is an OR circuit. Noise cancellation circuit described in .
の論理演算回路は論理和回路であり、 第三の論理演算回路は論理積回路である 特許請求の範囲第（１０）項に記載の雑音消去回路。(12) Claim (10) wherein the first logic operation circuit is an AND circuit, the second logic operation circuit is an OR circuit, and the third logic operation circuit is an AND circuit. Noise cancellation circuit described in .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019683A JPS62178010A (en) | 1986-01-31 | 1986-01-31 | Noise erasing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019683A JPS62178010A (en) | 1986-01-31 | 1986-01-31 | Noise erasing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62178010A true JPS62178010A (en) | 1987-08-05 |
Family
ID=12006032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019683A Pending JPS62178010A (en) | 1986-01-31 | 1986-01-31 | Noise erasing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62178010A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5113098A (en) * | 1991-03-29 | 1992-05-12 | Advanced Micro Devices, Inc. | Glitch remover circuit for transmission links |
| JP2016091198A (en) * | 2014-10-31 | 2016-05-23 | 株式会社ジェイテクト | Sensor system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115362A (en) * | 1974-07-29 | 1976-02-06 | Tokyo Keiki Kk | |
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
-
1986
- 1986-01-31 JP JP61019683A patent/JPS62178010A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115362A (en) * | 1974-07-29 | 1976-02-06 | Tokyo Keiki Kk | |
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5113098A (en) * | 1991-03-29 | 1992-05-12 | Advanced Micro Devices, Inc. | Glitch remover circuit for transmission links |
| JP2016091198A (en) * | 2014-10-31 | 2016-05-23 | 株式会社ジェイテクト | Sensor system |
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