JPS62177790A - Semiconductor memory device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 239000000872 buffer Substances 0.000 abstract description 28
- 230000002401 inhibitory effect Effects 0.000 abstract description 7
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000005764 inhibitory process Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 241001494479 Pecora Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000036461 convulsion Effects 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセル＾を接続され九ビットラインとビ
ット反転ラインの信号をうけるセンスアンプと、前記セ
ンスアンプ出力なへける出力バッファを備える半導体記
憶装置に関するものでちる。[Detailed Description of the Invention] [Industrial Application Field] The present invention comprises a sense amplifier connected to a memory cell and receiving signals from a 9-bit line and a bit-inversion line, and an output buffer that connects the output of the sense amplifier. Related to semiconductor storage devices.
本発明け、メモリセルｈ；接続され九ビットラインとビ
ット反転ラインの信号を５けるセンスアンプと、前記セ
ンスアンプ出カシうける出力バッファな備える半導体記
憶装置において、前記出力バッフアノ動作期間中におい
ては、前記センスアンプ出力信号の９化？禁止ないし以
前のセンスアンプ出力信号な保持することによって、出
力バッファの動作により発生する慮源線ノイズによるセ
ンスアンプの誤動作？防止するものでちる。In the semiconductor memory device according to the present invention, which includes a memory cell h; a sense amplifier that receives signals from a nine bit line and a bit inversion line connected to each other, and an output buffer that receives the output from the sense amplifier, during the output buffer anno operation period, 9ization of the sense amplifier output signal? By prohibiting or retaining the previous sense amplifier output signal, will the sense amplifier malfunction due to source line noise generated by the output buffer operation? Use something to prevent it.
従来のセンスアップと出力バッフアシ備える半導体記憶
装着け、第２図に示される様に、メモリセルに接続され
たビットラインとビット反転→インの信号対を、前記セ
ンスアンプにより差動的に増幅し、内部タイミング的及
び外部タイミング的に出力＾；許可され定時に、センス
アンプに於いて増１品されｔ信号を出カバタフアシ介す
ることにより嘔Ｍｆ信カシ増し、外部機器へ出力する様
な構成でもった。With a semiconductor memory device equipped with a conventional sense-up and output buffer, as shown in Figure 2, the sense amplifier differentially amplifies the bit line and bit inversion → in signal pair connected to the memory cell. , output according to internal timing and external timing ^; When permitted and at regular intervals, an additional t signal is added to the sense amplifier and the t signal is output via the cover foot, thereby increasing the Mf signal and outputting it to external equipment. Ta.
〔発明ｈ；解決しよ５とする問題点〕 し、かじ、従来の構成では次の様な問題が生ずる。[Invention h; Problems to be solved as 5] However, the following problems occur with the conventional configuration.
すなわち、外部デー々バス等？駆動する出力パッファｈ
；動作する時、電源線に比較的大きなノイズが発生する
。例えば、上記外部データバス等＾；ローレベルでちる
状態で、出力バッファがハイレベルの出力信号？形ＦＪ
！する時、外部デー力バス等な４■動する之めに、出力
バッファには過渡的な電流の変化が生じ１回路の電源配
線には瞬間的な電位の降下ｈ；表われる。一方、上記デ
ータバス等がハイレベルでちる状態で、出カバソファが
ローレベルの出力信号な形成すると★、データバス等の
浮遊容重に蓄積され之１荷の放電により、比較的大穴な
放電電流め；回路の接地電位配線に流れるので回路の電
源の接地電位には瞬間的な上昇ｈ′−表われる。これら
の電源α位の降下、接地電位の上昇によって、センスア
ンプシ傳ｔ、ｌするト巧ンジスクハスレノショルド電圧
１１１Ｓ変化す石ため、センスアンプノ動作点ｆｌ纂変
化してし市い、センスアンプの出力信号にライス６１発
生するという問題がもつ之。In other words, an external data bus, etc.? Output puffer h to drive
;When operating, relatively large noise is generated on the power line. For example, is the external data bus mentioned above ^; an output signal whose output buffer is at a high level while it is at a low level? Type FJ
! When the external data bus or the like moves, a transient current change occurs in the output buffer, and an instantaneous potential drop appears in the power supply wiring of one circuit. On the other hand, if the output buffer outputs a low level output signal while the data bus etc. is at a high level, a relatively large discharge current will be generated due to the discharge of one load accumulated in the floating capacitance of the data bus etc. ; Since it flows to the ground potential wiring of the circuit, an instantaneous rise h'- appears in the ground potential of the circuit power supply. Due to the drop in the power supply α and the rise in the ground potential, the threshold voltage 111S of the sense amplifier changes, so the operating point of the sense amplifier changes. The problem is that Rice 61 occurs in the output signal of the sense amplifier.
そこで１本発明は従来のこのような問題点？解決する之
ぬ、出カバ・ノフ７の動作によって生ずる′電源線のノ
イズによるセンスアンプの誤動作を防止し九半導体記憶
装置を得ること？目的としている。So, 1. Does the present invention solve these problems of the conventional ones? The problem is to prevent malfunction of the sense amplifier due to noise in the power supply line caused by the operation of the output cover 7 and to obtain a semiconductor memory device. The purpose is
（問題？解決するための手段）
本発明の半導体記憶装置は、
α）？Ｉｆｉのメモリセルと、前記メモリセルｈｔ接続
されたビットライン、ビット反転ラインと、前記ビット
ライン、ビット反転ラインとの接点な入出力端とするセ
ンスアンプと、前記センスアンプにおいて増幅された信
号？外部機器へ出力するための出力バッファ？備える半
導体記憶装置において。(Problem? Means for Solving) The semiconductor memory device of the present invention has α)? A memory cell of Ifi, a bit line and a bit inversion line connected to the memory cell ht, a sense amplifier serving as an input/output terminal connecting the bit line and the bit inversion line, and a signal amplified in the sense amplifier? Output buffer for outputting to external equipment? In a semiconductor memory device comprising:
ｂ）Ｉｅ憶され之データを外部機器へ出方する時の出力
変化？検出する出力変化検出回路と、Ｃ）前記出力変化
検出回路の出力信号シ）け。b) What is the output change when the stored data is sent to an external device? an output change detection circuit to be detected; and C) an output signal of the output change detection circuit.
出力／１′−変化している間、前記センスアンプの出力
信号の変化？禁止し、以前の出力信号な保持するセンス
アンプ出力変化禁止回路を備えていることな特徴とする
半導体記憶装置。The output signal of the sense amplifier changes while the output/1'-changes? 1. A semiconductor memory device characterized by comprising a sense amplifier output change inhibiting circuit for inhibiting and retaining a previous output signal.
本発明の上記構成によれば、半導体記憶装置内に記憶さ
れ之データ？外部機器へ出力する時に。According to the above configuration of the present invention, the data stored in the semiconductor storage device? When outputting to external equipment.
出力Ｔ化吻出回路により、出力バッファの立ち上ｈ；す
、立ち下ｈ；りの動作期間、すなわち、瞬間的な′電源
電位の降下及び瞬間的な接地電位の上昇が表われる期間
？ｒ−検出し、センスアンプ出力変化禁止回路ｈ＝出力
変化検出回路の出力信号が与えられている間センスアン
プ出力信号が変化することな禁とし、以前のセンスアン
プ出力信号？保持する。Due to the output T conversion circuit, the output buffer rises and falls during the operating period, that is, the period in which an instantaneous drop in the power supply potential and an instantaneous rise in the ground potential appear. r - Detection, sense amplifier output change prohibition circuit h = Prohibits the sense amplifier output signal from changing while the output signal of the output change detection circuit is applied, and detects the previous sense amplifier output signal? Hold.
従って、出カバソファの動作によって生ずる電源線のノ
イズによるセンスアンプの誤動作を防止すること／ｌ二
できる。Therefore, it is possible to prevent the sense amplifier from malfunctioning due to noise on the power supply line caused by the operation of the output sofa.
以下１本発明について実施例に基づいて詳細に砦、明す
る。The present invention will be explained in detail below based on examples.
第１図は、本発明の半導体記憶装置の構成図である。図
中、１けメモリセルに接続されたビットラインとビット
反転ラインの信号を差勅増＠するセンスアンプ、２けセ
ンスアンプｌｃオいて増幅された信号−シ外部機器へ出
力する出力バッファ、３け出力される信号の変化８−検
出する出力変化検出回路、４け出力変化検出回路３の信
号に基づきセンスアンプの出力信号の変化な禁止するセ
ンスアンプ出力変化検出回路である。FIG. 1 is a block diagram of a semiconductor memory device of the present invention. In the figure, there is a sense amplifier that amplifies the signal of the bit line and bit inversion line connected to one memory cell, an output buffer that outputs the amplified signal to an external device, and two sense amplifiers. This is a sense amplifier output change detection circuit that prohibits a change in the output signal of the sense amplifier based on the signal from the output change detection circuit 3.
次に出力変化ゆ出回路５の詳しい構成を第３図により脱
明する。ＤＯ〜Ｄ３け、特に制限されないｈ％ 、外部
機器へ出力されるデー々信号でちり、出力バッファへの
入力信号と同一である。ここでＤＯ〜Ｄ３は出力される
データの反転信号ＤＯ〜Ｄ３であってもよい。１１．２
１．３１．４１ は遅延回路でちり、その遅延時間は
遅延回路？構成するインバー々ノ＋イストキャバシ々ン
スＣの値ニょって決定される。１Ｇ、 ２０．５０．４
０ はデータ信４４ＤＯ〜Ｄ３と、その遅延信号とシ
それぞれ受けるイクスクルシイブオア回路であり、５０
け上記イクスクルシイブオア回路の出力信号を受けるオ
ア回路である。データ信号とそのデータ信号の遅延信号
とを受けるイクスクルシイプオ７回路は各データ信号に
対して設けられており、この実施例の場合、４佃のイク
スクルシイブオア回路と、この４個のイクスクルシイズ
オア回路の出力信号を受けるオア回路により出力便化検
出回路ｈｓ構成されている。前記出力変化検出回路は、
出力データ信：ＤＯ−Ｄ３のうちいずれかが変化すると
、その変化タイミングに同期し几出力儒号変化検出パル
スＯＬを構成する。前記出力信号変化検出パルスＯＬの
パルス幅は、前記遅延回路な構成するインバータのサイ
ズとキャパシタンスＣの値によって決定され、パルス幅
を出力バッファの出力波形が７化な示す期間、すなわち
、出力バッファの動作により生ずる電源線のノイズめ；
表われる期間と同一に設定することができる。Next, the detailed structure of the output change output circuit 5 will be explained with reference to FIG. For DO to D3, h%, which is not particularly limited, is a data signal output to an external device and is the same as an input signal to an output buffer. Here, DO-D3 may be inverted signals DO-D3 of the output data. 11.2
1.31.41 is a delay circuit, and its delay time is a delay circuit? It is determined by the value of the constituting inverters + ist cavities C. 1G, 20.50.4
0 is an exclusive OR circuit that receives the data signals 44DO to D3 and their delayed signals, and 50
This OR circuit receives the output signal of the above exclusive OR circuit. Seven exclusive OR circuits that receive a data signal and a delayed signal of the data signal are provided for each data signal, and in this embodiment, four exclusive OR circuits and these four The output convenience detection circuit hs is constituted by an OR circuit that receives the output signal of the Cruciys OR circuit. The output change detection circuit is
When any one of the output data signals DO-D3 changes, a signal change detection pulse OL is generated in synchronization with the timing of the change. The pulse width of the output signal change detection pulse OL is determined by the size of the inverter constituting the delay circuit and the value of the capacitance C. Noise in the power supply line caused by operation;
It can be set to be the same as the period in which it appears.
第５図はセンスアンプ出方変化禁止回路４の詳しい構成
図でちる。センスアンプ出力変化禁止回路はセンスアン
プの出力対と出力バッファの入力対に接続される。前記
センスアンプ出方変化禁止回路はクロックドインバータ
６１，６ａとインバータ６２．６３より成るスレイプ型
→ツチ回路であり前記出力信号変化検出パルスＣＩ、？
受けろ。出力信号変化検出パルスＣＬがクーレベルの時
、すなりち、出力バッ７アが動作せずハイレベル又はロ
ーレベルの出力を保持している時は、タロックドイン／
＜ −４６４は動作せず、センスアンプの出力（１’４
ａクロツクドインバータ６１及びインバータ６２シ介し
て出力バッファに供給される。一方、出力信号変化検出
パルスＯＬがハイレベルの時。FIG. 5 shows a detailed configuration diagram of the sense amplifier output change inhibition circuit 4. The sense amplifier output change inhibition circuit is connected to the output pair of the sense amplifier and the input pair of the output buffer. The sense amplifier output change inhibiting circuit is a slepe-type→Twitch circuit consisting of clocked inverters 61, 6a and inverters 62, 63, and the output signal change detection pulse CI, ?
Take it. When the output signal change detection pulse CL is at the cool level, or when the output buffer does not operate and maintains the high level or low level output, the tallocked-in/
< -464 does not operate and the sense amplifier output (1'4
A is supplied to the output buffer via a clocked inverter 61 and an inverter 62. On the other hand, when the output signal change detection pulse OL is at high level.
すなわち、出力バッファの動作にょる′Ｉｔｇｉ線のノ
イズ？ｌｔ発生する時は、クロックドインバータ６１の
ゲートは開放となるので、センスアンプと出力バッファ
とけ切り離され、インバータ６２とクロックドインバー
タ６４によって保持されたデー々が出力バッファに供給
される。In other words, is there noise on the 'Itgi line due to the operation of the output buffer? When lt occurs, the gate of clocked inverter 61 is open, so the sense amplifier and output buffer are separated, and the data held by inverter 62 and clocked inverter 64 is supplied to the output buffer.
従って、この実施例においては、４個のデータ信号に対
して、４組の遅延回路と４個のイクスクルシイグオアと
、これらの出力信号を受けるオア回路圧より構成される
出力変化ψ出回路と、スレイプ型丹ツチ回路より成るセ
ンスアンプ出力変化禁止回路により、出力バッファ動作
時のセンスアンプの誤動作？防止している。Therefore, in this embodiment, for four data signals, an output change ψ output circuit consisting of four sets of delay circuits, four exclusive ORs, and an OR circuit receiving these output signals is used. Is the sense amplifier malfunctioning when the output buffer is operating due to the sense amplifier output change inhibiting circuit consisting of a slap type tantsuchi circuit? It is prevented.
本発明は以上説明した様に、出力バッファが動作を開始
する時に、センスアンプの出力信号ｈｚ出力すること？
禁止し、以前の出力信号？保持させることによって、出
力バッファの動作ｆよって生イる電源線ノイズがちって
も、センスアンプな実質的に非動作状態にできるから、
この電源線ノイズによるセンスアンプの誤動作を防止す
うことｈ’＝できる。As explained above, the present invention outputs the sense amplifier output signal hz when the output buffer starts operating.
Forbid the previous output signal? By holding it, even if the power supply line noise is generated due to the output buffer's operation f, the sense amplifier can be effectively rendered inactive.
It is possible to prevent the sense amplifier from malfunctioning due to this power line noise.
第１図は本発明の半導体記憶装置の構成図。
第２図は従来の半導体記憶装置の構成図。
第５図は本発明の出力変化検出回路の回路図。
第４図は本発明のセンスアンプ出力電化禁止回路の回路
図でちる。
１・…・・センスアンプ
２・・・・・・出力バッファ
４・・・・・・センスアンプ出力変化禁止回路３・・・
・・・出力変化検出回路
１１．２’ｌ、 ３１． ４１・・・・・・遅延回路
１０、 ２０ 、３０ 、４０・・・・・・イクスクル
シイプオア５０・・・・・・オア
６１ 、６４・・・・・・クロックドインバー々６２
、６３・・・・・・インバータ
以 上
出願人 セイコーエプソン株式会社
子導体記偵刃ＸΦ社へ口
′兜１１Σ
僅！０羊遵偽記慎２置の犠ベロ
篤２１記
出力音化ネ引引ゴ′８＠ｒ巳
ヱ３１コ
センスヱンフ０占力食化禁止ｃ１躇ａ
鬼４１記FIG. 1 is a configuration diagram of a semiconductor memory device of the present invention. FIG. 2 is a configuration diagram of a conventional semiconductor memory device. FIG. 5 is a circuit diagram of the output change detection circuit of the present invention. FIG. 4 is a circuit diagram of the sense amplifier output electrification inhibiting circuit of the present invention. 1...Sense amplifier 2...Output buffer 4...Sense amplifier output change inhibition circuit 3...
...output change detection circuit 11.2'l, 31. 41...Delay circuits 10, 20, 30, 40...Exclusive OR 50...OR 61, 64...Clocked inverts 62
, 63...Inverters and above Applicant: Seiko Epson Co., Ltd. Subconductor Reporter XΦ Company Limited 11Σ Only! 0 Sheep Zunjukishin 2 place sacrificial tongue Atsushi 21 Output soundization ne pull go '8 @rmi 31 Cosensup 0 Divination food ban c1a Hesitation Oni 41
Claims (1)
ビットライン、ビット反転ラインと、前記ビットライン
、ビット反転ラインとの接点を入出力端とするセンスア
ンプと、前記センスアンプおいて増幅された信号を外部
機器へ出力するための出力バッファを備える半導体記憶
装置においてｂ）記憶されたデータを外部機器へ出力す
る時の出力変化を検出する出力変化検出回路と、ｃ）前
記出力変化検出回路の出力信号をうけ、出力が変化して
いる間、前記センスアンプの出力信号の変化を禁止し、
以前の出力信号を保持するセンスアンプ出力変化禁止回
路を備えていることを特徴とする半導体記憶装置。a) A plurality of memory cells, a bit line and a bit inversion line to which the memory cells are connected, and a sense amplifier whose input/output terminals are contacts between the bit line and the bit inversion line, and a sense amplifier that is amplified in the sense amplifier. b) an output change detection circuit that detects an output change when outputting stored data to an external device; and c) the output change detection circuit. receives the output signal of the sense amplifier, and prohibits the output signal of the sense amplifier from changing while the output is changing;
A semiconductor memory device comprising a sense amplifier output change prohibition circuit that retains a previous output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018672A JPS62177790A (en) | 1986-01-30 | 1986-01-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018672A JPS62177790A (en) | 1986-01-30 | 1986-01-30 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62177790A true JPS62177790A (en) | 1987-08-04 |
Family
ID=11978093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61018672A Pending JPS62177790A (en) | 1986-01-30 | 1986-01-30 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177790A (en) |
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-
1986
- 1986-01-30 JP JP61018672A patent/JPS62177790A/en active Pending
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