JPS6217772B2 - - Google Patents
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- JPS6217772B2 JPS6217772B2 JP53159526A JP15952678A JPS6217772B2 JP S6217772 B2 JPS6217772 B2 JP S6217772B2 JP 53159526 A JP53159526 A JP 53159526A JP 15952678 A JP15952678 A JP 15952678A JP S6217772 B2 JPS6217772 B2 JP S6217772B2
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Description
【発明の詳細な説明】
この発明はマイクロプログラム制御方式による
データ端末装置などの情報処理装置において記憶
装置の容量を直接アクセス可能な容量以上に増加
させるメモリ拡張制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory expansion control circuit for increasing the capacity of a storage device beyond a directly accessible capacity in an information processing device such as a data terminal device using a microprogram control system.
ストアードプログラミング方式による情報処理
装置において、その記憶装置の容量を、プログラ
ムが有するアドレスフイールドで直接アクセス可
能な容量以上に増加する場合、そのメモリアクセ
スは従来次のようにして行つていた。即ち拡張さ
れた記憶装置の領域を直接アドレス可能な領域
（以下ブロツクという）単位に分割し、先ずブロ
ツクを指定し、次にブロツク内のアドレスを指定
するという方法がとられていた。 In an information processing apparatus using a stored programming method, when the capacity of the storage device is increased beyond the capacity that can be directly accessed by an address field held by a program, memory access has conventionally been performed as follows. That is, a method was used in which the area of the expanded storage device was divided into directly addressable areas (hereinafter referred to as blocks), and the block was first specified, and then the address within the block was specified.
しかるに業務内容に即したプログラム（以下業
務プログラムと呼ぶ）の命令の取出し解釈実行を
純然たるハードウエアではなくマイクロプログラ
ムで行なうマイクロプログラム制御方式、いわゆ
るインタプリタ方式においては、マイクロプログ
ラムは主記憶装置に常駐する必要がある。したが
つてマイクロプログラムを格納する領域分は常に
確保する必要があるため、その分業務プログラム
は使用可能なメモリ領域の制限を受け、業務プロ
グラム自体が有するアドレスフイールドに相当し
たメモリ領域は確保できなくなる。またこのよう
なメモリ容量の制限は業務プログラムに新たな機
能の追加を困難にするものである。よつて大きく
なつた業務プログラムを格納するためにメモリ拡
張が行なわれる。しかし従来技術のメモリ拡張で
は、業務プログラムは常にマイクロプログラムを
格納する領域を意識しなければならないことには
変りはない。 However, in the so-called interpreter method, which is a microprogram control method in which the commands of a program (hereinafter referred to as a business program) corresponding to the business content are retrieved, interpreted, and executed using a microprogram rather than pure hardware, the microprogram resides in the main memory. There is a need to. Therefore, it is necessary to always secure an area for storing the microprogram, and the business program is therefore limited in the usable memory area, making it impossible to secure a memory area corresponding to the address field of the business program itself. . Furthermore, such memory capacity limitations make it difficult to add new functions to business programs. Memory expansion is performed to store business programs that have grown in size. However, in the memory expansion of the conventional technology, the business program must always be aware of the area in which the microprogram is stored.
即ち第１図についてこの点を詳細に説明する
と、例えば４つのブロツクM1〜M4に分割された
主記憶装置１１のデータを読み書きしたり、業務
プログラムの命令を取出してくる時は、中央処理
装置１２からメモリアドレスバス１３を通じてメ
モリアドレスレジスタ１４にアドレスを格納し、
これにより主記憶装置１１に対するアドレスを指
定して行い、読出されたデータや書込みデータは
データバス１５を通る。各ブロツクM1〜M4には
業務プログラム格納領域１６とマイクロプログラ
ム格納領域１７とがあり、マイクロプログラムを
読出す場合は、中央処理装置１２からアドレスバ
ス１８を通じて領域１７のアドレスがマイクロ命
令アドレスレジスタ１９に格納され、そのレジス
タ１９のアドレスを指定してマイクロ命令が読出
され、バス２１を通じて中央処理装置１２内のマ
イクロ命令インストラクシヨンレジスタ２２に格
納される。 That is , to explain this point in detail with respect to FIG . storing an address from the device 12 in the memory address register 14 via the memory address bus 13;
As a result, the address to the main memory device 11 is specified, and read data and written data pass through the data bus 15. Each block M1 to M4 has a business program storage area 16 and a microprogram storage area 17. When reading a microprogram, the address of area 17 is sent from the central processing unit 12 via the address bus 18 to the microinstruction address register. 19, the microinstruction is read out by specifying the address of the register 19, and is stored in the microinstruction instruction register 22 in the central processing unit 12 via the bus 21.
メモリアドレスレジスタ１４のビツト数は業務
プログラムのアドレスフイールドと同じ大きさで
あり、このメモリアドレスレジスタ１４で直接ア
クセス可能な領域は１ブロツクの範囲内である。
よつて業務プログラムが大きくなるにつれメモリ
拡張が容請される。従来においてはこの拡張のた
めに中央処理装置１２からブロツクM1〜M4の１
つを指定するための情報をバンク切換レジスタ２
３に格納し、このレジスタ２３の情報によりブロ
ツクM1〜M4の１つを選定していた。 The number of bits of the memory address register 14 is the same size as the address field of the business program, and the area that can be directly accessed by this memory address register 14 is within the range of one block.
Therefore, as business programs grow larger, memory expansion becomes necessary. Conventionally, for this expansion, one of the blocks M1 to M4 was sent from the central processing unit 12.
Bank switching register 2
According to the information in this register 23, one of blocks M1 to M4 is selected.
しかるに業務プログラムとマイクロプログラム
とが同じ記憶装置に格納されており、業務プログ
ラムの命令をマイクロプログラムで取込み、解釈
実行するマイクロプログラム制御方式においては
マイクロプログラム格納領域１７内のマイクロプ
ログラム制御上必要な制御テーブル類（マイクロ
命令ではない）をアクセスする必要が生じる。こ
のマイクロプログラムの制御テーブル類をアクセ
スするのはメモリアドレスレジスタ１４を通じて
アドレス指定して行なわれる。このためマイクロ
プログラムが格納される領域１７はM1〜M4の各
ブロツク内にも存在する必要がある。 However, in a microprogram control method in which a business program and a microprogram are stored in the same storage device, and the instructions of the business program are taken in by the microprogram and interpreted and executed, the necessary controls for controlling the microprogram in the microprogram storage area 17 are used. It becomes necessary to access tables (not microinstructions). The control tables of this microprogram are accessed by addressing through the memory address register 14. Therefore, the area 17 in which the microprogram is stored must also exist in each block M1 to M4 .
このように従来のメモリ拡張方式によれば各拡
張されたブロツクに常にマイクロプログラム格納
領域１７を含めておく必要があり、ブロツクM1
〜M4のうちのどれかひとつをバンク切換レジス
タ２３で選択して行なわなければならない。した
がつて１ブロツク内には、常にマイクロプログラ
ムを格納する領域１７を確保する必要があるので
その分、業務プログラムはそれ自身が有するアド
レスフイールドに相当した領域（１ブロツク分）
を直接アクセスすることができなくなり、つま
り、業務プログラムが有するアドレスフイールド
により指定できる直接メモリアクセス可能な領域
よりも、業務プログラムの使用可能な領域は少な
くなる欠点がある。 In this way, according to the conventional memory expansion method, it is necessary to always include the microprogram storage area 17 in each expanded block.
-M4 must be selected by the bank switching register 23. Therefore, it is necessary to always reserve an area 17 for storing the microprogram in one block, so the business program has an area corresponding to its own address field (one block).
In other words, there is a disadvantage that the usable area of the business program becomes smaller than the directly accessible memory area that can be specified by the address field of the business program.
この発明の目的はマイクロプログラムを用いた
インタプリタ方式においても業務プログラムが、
マイクロプログラムを格納する領域を意識するこ
となく、それが有するアドレスフイールドに相当
したすべてのメモリ領域を直接アドレス可能にし
てメモリを効率よく拡張するメモリ拡張制御回路
を提供することにある。 The purpose of this invention is that even in an interpreter system using a microprogram, a business program can be
To provide a memory expansion control circuit which can efficiently expand memory by making all memory areas corresponding to its address fields directly addressable without being aware of the area in which a microprogram is stored.
この発明によれば記憶装置はある大きさの単位
（以下セグメントという）に分割され、そのひと
つはマイクロプログラムを格納する領域に割当て
られ、業務プログラムを取込む時のメモリアクセ
スモード（以下動作モード１という）と、マイク
ロプログラムが格納されている領域をアクセスす
る時に必要なメモリアクセスモード（以下動作モ
ード２という）との２つのモードを設け、マイク
ロプログラムにより、これ等メモリアクセスモー
ドの切替制御を行なう。このようにして常駐すべ
きマイクロプログラムとは無関係に業務プログラ
ムが有するアドレスフイールドにより直接アクセ
ス可能なすべての領域に業務プログラムを格納す
ることができる。 According to this invention, a storage device is divided into units of a certain size (hereinafter referred to as segments), one of which is allocated as an area for storing a microprogram, and a memory access mode (hereinafter referred to as operation mode 1) for loading a business program. There are two modes: a memory access mode (hereinafter referred to as operation mode 2) required when accessing the area where the microprogram is stored, and switching between these memory access modes is controlled by the microprogram. . In this way, the business program can be stored in all areas that can be directly accessed by the address field of the business program, regardless of the microprogram to be resident.
第２図はこの発明によるメモリ拡張制御回路の
一例を示し、記憶装置１１は８個のセグメント
SEG0〜SEG7に分割した場合である。この発明で
はこれ等セグメントのひとつ、例えばセグメント
SEG0にマイクロプログラムを格納する領域を割
当て、他のセグメントを業務プログラムに開放す
る。業務プログラムが有するアドレスフイールド
により直接アクセス可能な領域をセグメントの数
で２個分とする。このとき業務プログラムに開放
されている７つのセグメント中の２つの組合わせ
は計21通り考えられる。しかし業務プログラムで
も業務に即した処理プログラムを制御するに必要
な共通的なプログラム（例えば管理プログラム）
をセグメントSEG1に格納し、他セグメントSEG2
〜SEG7に格納されている業務プログラムは常に
セグメントSEG1内の管理プログラムと共に動作
することになる。従つてこの場合は第３図Ａに示
すようにセグメントSEG1内の管理プログラムと
セグメントSEGN（Ｎは０，２〜７の１つ）内の
業務プログラムを取込むためのメモリアクセスモ
ード、即ち動作モード１と、マイクロプログラム
が格納されているセグメントSEG0と業務プログ
ラムが格納されているセグメントSEGN（Ｎは１
〜７の１つ）の組み合わせに対してメモリアクセ
スするモード、即ち動作モード２（第３図Ｂ）が
設けられる。それぞれの動作モードにおけるセグ
メントSEG1，SEG0を下位セグメントと称し、他
を上位セグメントと称することにする。 FIG. 2 shows an example of a memory expansion control circuit according to the present invention, in which the storage device 11 has eight segments.
This is a case where it is divided into SEG 0 to SEG 7 . In this invention, one of these segments, e.g.
Allocate an area for storing microprograms in SEG 0 and open other segments to business programs. The number of segments that can be directly accessed by the address field of the business program is two. At this time, a total of 21 combinations of two of the seven segments open to the business program are possible. However, even in business programs, there are common programs (e.g. management programs) necessary to control processing programs suitable for business.
is stored in segment SEG 1 , and the other segment SEG 2
~The business program stored in SEG 7 will always operate together with the management program in segment SEG 1 . Therefore, in this case, as shown in FIG. 3A, the memory access mode for importing the management program in segment SEG 1 and the business program in segment SEGN (N is one of 0, 2 to 7), that is, the operation Mode 1, segment SEG 0 where the micro program is stored, and segment SEGN where the business program is stored (N is 1
A mode is provided in which memory is accessed for one of the combinations 7 to 7), that is, operation mode 2 (FIG. 3B). Segments SEG 1 and SEG 0 in each operating mode will be referred to as lower segments, and the others will be referred to as upper segments.
これ等二つのメモリアクセスモードの決定は第
２図における４ビツト構成の動作モード選択レジ
スタ２５に中央処理装置１２から格納されたデー
タにより行なわれ、例えばその内容が１×××の
場合は動作モード１とされ、０×××の場合は動
作モード２とされる。これ等データ中の×××３
ビツトにより動作モード１においてはSEGN（Ｎ
＝０，２〜７の１つ）を動作モード２においては
SEGN（Ｎ＝１〜７の１つ）がそれぞれセグメン
ト指定回路２６にてデコードされて指定される。
アドレスバス１３における最上位ビツト２７によ
り下位セグメントか上位セグメントかのどちらか
が決定される。この例では“１”のとき上位セグ
メントとする。セグメント指定回路２６は動作モ
ード選択レジスタ２５の内容とアドレスバスの最
上位ビツト２７の状態とが入力されてメモリアク
セスすべきセグメントの指定を行う。アドレスバ
ス１３中の最上位ビツトを除く内容がアドレスレ
ジスタ１４に格納され、これによりセグメント内
のアドレス指定が行なわれ、これとセグメント指
定回路２６とにより目的とするアクセス番地が一
意的に決定される。 These two memory access modes are determined by data stored from the central processing unit 12 in the 4-bit operating mode selection register 25 in FIG. 1, and if it is 0×××, the operation mode is set to 2. These are ×××3 in the data
SEGN(N
= 0, one of 2 to 7) in operation mode 2.
SEGN (N=one of 1 to 7) is decoded and designated by the segment designation circuit 26, respectively.
The most significant bit 27 in address bus 13 determines whether it is a lower segment or an upper segment. In this example, when it is "1", it is considered an upper segment. The segment designation circuit 26 receives the contents of the operation mode selection register 25 and the state of the most significant bit 27 of the address bus, and designates the segment to be accessed. The contents of the address bus 13 excluding the most significant bit are stored in the address register 14, thereby specifying the address within the segment, and the target access address is uniquely determined by this and the segment specifying circuit 26. .
この場合において動作モード１においてセグメ
ントSEG1及びSEG0（Ｎ＝０のとき）の組合わせ
の時、または動作モード２においてセグメント
SEG0及びSEG1の組合わせの時は、上位セグメン
トをアクセスする時はアドレスバスの最上位ビツ
ト２７が“１”になるような補正をするだけでよ
い。動作モード１においてセグメントSEG0との
組合わせ以外は業務プログラムだけで構成され、
業務プログラムの命令をマイクロプログラムが取
込む時にはこの動作モード１で行ない、マイクロ
プログラム制御上セグメントSEG0をアクセスす
る必要が生じた時にメモリアクセスモードを動作
モード２にして行なう。このようにメモリアクセ
スモードの切替制御をすることにより業務プログ
ラムはそのアドレスフイールドに相当する直接ア
クセス可能な領域をマイクロプログラムが常駐す
るためのエリヤを含めない形で使用可能となる。 In this case, when the combination of segments SEG 1 and SEG 0 (when N=0) occurs in operation mode 1, or when the segment
In the case of a combination of SEG 0 and SEG 1 , it is only necessary to make a correction so that the most significant bit 27 of the address bus becomes "1" when accessing the upper segment. In operation mode 1, except for the combination with segment SEG 0 , it consists only of business programs,
When the microprogram takes in the commands of the business program, it does so in operation mode 1, and when it becomes necessary to access segment SEG 0 for microprogram control, it changes the memory access mode to operation mode 2. By controlling the switching of the memory access mode in this way, the business program can use the directly accessible area corresponding to its address field without including the area where the microprogram resides.
なお上記例ではセグメントの個数を８個とした
が、この発明はセグメントの個数に制限を加える
ものではないことは明白である。 In the above example, the number of segments is eight, but it is clear that the present invention does not limit the number of segments.
この発明は以上説明したように業務プログラム
の命令を取込む時のメモリアクセスモードと、マ
イクロプログラムが格納されている領域をアクセ
スする時のメモリアクセスモードとを設け、これ
等メモリアクセスモードの切替え制御を行なうこ
とにより業務プログラムの使用可能領域が、常駐
すべきマイクロプログラムを格納するために削減
されることなく、業務プログラムだけで占有する
ことができ、つまりメモリを効率よく拡張できる
効果がある。 As explained above, this invention provides a memory access mode for fetching business program instructions and a memory access mode for accessing an area where a microprogram is stored, and controls switching of these memory access modes. By doing this, the usable area for the business program can be occupied only by the business program without being reduced to store microprograms that should be resident, which has the effect of efficiently expanding memory.
第１図は従来のメモリ拡張制御回路を示すブロ
ツク図、第２図はこの発明によるメモリ拡張制御
回路の一実施例を示すブロツク図、第３図は第２
図に示した動作モード選択レジスタ２５の指定に
より選択されるメモリアクセスモードを示す図で
ある。
１１：記憶装置、１２：中央処理装置、１３：
アドレスバス、１４：メモリアドレスレジスタ、
１５：データバス、１９：マイクロ命令アドレス
レジスタ、２２：マイクロ命令インストラクシヨ
ンレジスタ、２５：動作モード選択レジスタ、２
６：セグメント指定回路、２７：アドレスバスの
最上位ビツト。
FIG. 1 is a block diagram showing a conventional memory expansion control circuit, FIG. 2 is a block diagram showing an embodiment of the memory expansion control circuit according to the present invention, and FIG.
3 is a diagram showing memory access modes selected by designation of the operation mode selection register 25 shown in the figure. FIG. 11: Storage device, 12: Central processing unit, 13:
address bus, 14: memory address register,
15: Data bus, 19: Microinstruction address register, 22: Microinstruction instruction register, 25: Operation mode selection register, 2
6: Segment designation circuit, 27: Most significant bit of address bus.
Claims (1)
マイクロプログラムにより解釈実行するマイクロ
プログラム制御のデータ処理装置におけるメモリ
拡張制御回路において、 前記マイクロプログラムおよびマイクロプログ
ラム制御上必要な制御データを格納する少なくと
も１つの第１の格納領域と前記業務プログラムの
ために割り当てられた複数の第２の格納領域とを
有する記憶手段と、 各前記格納領域の少なくとも１つ分の領域の全
てをアクセスできるビツト幅を有するアドレス情
報が格納されるアドレス格納手段と、 前記上位命令に属する指定命令の実行中に該指
定命令が有する前記複数の第２の格納領域のうち
の少なくとも１つを指定する第１の指定情報を格
納するとともに前記マイクロプログラム制御によ
り特別な前記上位命令を実行中に前記制御データ
をアクセスする必要が生じたとき前記マイクロプ
ログラムにより前記第１の格納領域を指定する第
２の指定情報が格納される動作モード格納手段
と、 前記アドレス格納手段の内容および前記動作モ
ード格納手段の内容に基づいて前記上位命令また
は前記制御データを読み出す第１の読出し手段
と、 前記上位命令の読出しおよび実行を制御する前
記マイクロプログラム中の各マイクロ命令を順次
読み出す第２の読出し手段とを備えたことを特徴
とするメモリ拡張制御回路。[Scope of Claims] 1. In a memory expansion control circuit in a microprogram-controlled data processing device that interprets and executes a business program written using a plurality of higher-level instructions using a microprogram, the microprogram and control data necessary for controlling the microprogram are a storage means having at least one first storage area for storing the business program and a plurality of second storage areas allocated for the business program; and all of at least one of the storage areas can be accessed. address storage means for storing address information having a bit width; and a first storage area for specifying at least one of the plurality of second storage areas included in the specified instruction during execution of the specified instruction belonging to the upper instruction. second specification information that specifies the first storage area by the microprogram when it becomes necessary to access the control data while executing the special higher order instruction under the control of the microprogram; an operation mode storage means in which is stored; a first reading means for reading out the higher order instruction or the control data based on the contents of the address storage means and the contents of the operation mode storage means; reading and executing the upper order instruction; and second reading means for sequentially reading each microinstruction in the microprogram for controlling the memory expansion control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15952678A JPS5585953A (en) | 1978-12-21 | 1978-12-21 | Control circuit for memory extension |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15952678A JPS5585953A (en) | 1978-12-21 | 1978-12-21 | Control circuit for memory extension |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5585953A JPS5585953A (en) | 1980-06-28 |
| JPS6217772B2 true JPS6217772B2 (en) | 1987-04-20 |
Family
ID=15695687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15952678A Granted JPS5585953A (en) | 1978-12-21 | 1978-12-21 | Control circuit for memory extension |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5585953A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5230335A (en) * | 1975-09-04 | 1977-03-08 | Usac Electronics Ind Co Ltd | Memorizing method in memory unit |
| JPS5282032A (en) * | 1975-12-29 | 1977-07-08 | Nec Corp | Data processing unit |
-
1978
- 1978-12-21 JP JP15952678A patent/JPS5585953A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5230335A (en) * | 1975-09-04 | 1977-03-08 | Usac Electronics Ind Co Ltd | Memorizing method in memory unit |
| JPS5282032A (en) * | 1975-12-29 | 1977-07-08 | Nec Corp | Data processing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5585953A (en) | 1980-06-28 |
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