JPS62177457A - ロジツク・アナライザ - Google Patents
ロジツク・アナライザInfo
- Publication number
- JPS62177457A JPS62177457A JP61019283A JP1928386A JPS62177457A JP S62177457 A JPS62177457 A JP S62177457A JP 61019283 A JP61019283 A JP 61019283A JP 1928386 A JP1928386 A JP 1928386A JP S62177457 A JPS62177457 A JP S62177457A
- Authority
- JP
- Japan
- Prior art keywords
- trigger
- data
- timing
- cursor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000006870 function Effects 0.000 abstract description 2
- 230000000994 depressogenic effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はディジタル回路の動作状態を解析する場合等
に使用するロジック・アナライプに関する。
に使用するロジック・アナライプに関する。
「従来技術」
ディジタル回路の各部の信号を表示器に表示し、各部の
タイミングの状態を解析する装置としてロジック・アナ
ライプがある。
タイミングの状態を解析する装置としてロジック・アナ
ライプがある。
第3図に従来のロジック・アナライザの概略の構成を示
す。図中1は被試験回路を示す。この被試験回路1は各
種のディジタル動作形回路が対象となる。2はロジック
・アナライザの入力端子群を示す。ロジック・アナライ
ザの入力端子数は1〜8或は1〜16、多い場合は1〜
100に及ぶ場合もある。
す。図中1は被試験回路を示す。この被試験回路1は各
種のディジタル動作形回路が対象となる。2はロジック
・アナライザの入力端子群を示す。ロジック・アナライ
ザの入力端子数は1〜8或は1〜16、多い場合は1〜
100に及ぶ場合もある。
3はレベル変換回路を示す。このレベル変換回路3によ
って被試験回路1から入力される信号のレベルをロジッ
ク・アナライザで処理するのに適したレベルの信号に変
換する。
って被試験回路1から入力される信号のレベルをロジッ
ク・アナライザで処理するのに適したレベルの信号に変
換する。
レベル変換されたディノタル波形データはバッファメモ
リ4を介してデータメモリ5に取込1れる。データメモ
リ5はアドレスカウンタ6から出力されるアドレス信号
によって書込及び読出のアクセスが行なわれる。アドレ
ス信号はクロ、クパルス発生器7から出力されるクロッ
ク・やルスCpを計数してアドレス信号を発生する。
リ4を介してデータメモリ5に取込1れる。データメモ
リ5はアドレスカウンタ6から出力されるアドレス信号
によって書込及び読出のアクセスが行なわれる。アドレ
ス信号はクロ、クパルス発生器7から出力されるクロッ
ク・やルスCpを計数してアドレス信号を発生する。
データメモリ5に取込んだタイミング波形データは制御
器8を介して表示器9に転送する。制御器バ一般にマイ
クロコンピュータによって構成される。被試験回路1の
各部のタイミング波形を表示器9に表示する。
器8を介して表示器9に転送する。制御器バ一般にマイ
クロコンピュータによって構成される。被試験回路1の
各部のタイミング波形を表示器9に表示する。
一方11はトリガ検出回路を示す。このトリガ検出回路
11は入力されるタイミング波形データと設定したトリ
ガ/4’ターンとを常時比較し、タイミング波形データ
がトリIノやターンと一致したときトリガ検出信号を発
生する。このトリガ検出信号は遅延カウンタ12で所望
の時間遅延させアドレスカウンタ6に与えられ、アドレ
スカウンタ6の計数動作を停止させたり或は動作を開始
させ、データメモリ5の書込停止或は書込開始の制御を
行なう。
11は入力されるタイミング波形データと設定したトリ
ガ/4’ターンとを常時比較し、タイミング波形データ
がトリIノやターンと一致したときトリガ検出信号を発
生する。このトリガ検出信号は遅延カウンタ12で所望
の時間遅延させアドレスカウンタ6に与えられ、アドレ
スカウンタ6の計数動作を停止させたり或は動作を開始
させ、データメモリ5の書込停止或は書込開始の制御を
行なう。
つまり例えば被試験回路1の状態が成る特定した状態に
なった時点から各部のタイミングの相互を解析したい場
合がある。このような場合トリガ検出回路11にその特
定した状態の各部のタイミング波形の状態を設定すれば
、その設定したタイミングになった時点で自動的にアド
レスカウンタ6が計数を開始し、タイミング波形データ
の取込みを開始させることができる。従って解析を行な
いたい各部の波形の状態を予め知っている場合はその状
態をトリガ検出回路11に設定すればよい。
なった時点から各部のタイミングの相互を解析したい場
合がある。このような場合トリガ検出回路11にその特
定した状態の各部のタイミング波形の状態を設定すれば
、その設定したタイミングになった時点で自動的にアド
レスカウンタ6が計数を開始し、タイミング波形データ
の取込みを開始させることができる。従って解析を行な
いたい各部の波形の状態を予め知っている場合はその状
態をトリガ検出回路11に設定すればよい。
「発明が解決しようとする問題点」
従来のロジック・アナライザはトリガ検出回路11にト
リガ条件を設定する方法はキイーが−ド13から入力し
て行なう方法を採っている。このようにキイーボード1
3からトリガ条件を入力する方法を採っているため当然
トリガ条件を予め知っていなければならない。然し乍ら
トリガ条件を知っていることは少なく、多くの場合は表
示したタイミング波形データの状態を見て試行錯誤して
最も希望する状態となるように調整しているため時間が
掛る。また多くのタイミング波形の状態をキイーボード
から入力するためこの点からも時間が掛り、まだ面倒で
もある。
リガ条件を設定する方法はキイーが−ド13から入力し
て行なう方法を採っている。このようにキイーボード1
3からトリガ条件を入力する方法を採っているため当然
トリガ条件を予め知っていなければならない。然し乍ら
トリガ条件を知っていることは少なく、多くの場合は表
示したタイミング波形データの状態を見て試行錯誤して
最も希望する状態となるように調整しているため時間が
掛る。また多くのタイミング波形の状態をキイーボード
から入力するためこの点からも時間が掛り、まだ面倒で
もある。
「問題点を解決しようとする手段」
この発明においてはデータメモリとアドレスカウンタ、
クロックパルス発生器、制御器、表示器、トリガ検出回
路から成るロジックアナライザにおいて、表示器に表示
したタイミング波形データの任意の位置を指定する位置
指定手段と、この位置指定手段で指定した位置のタイミ
ング波形データをトリガパターンとして取込むトリガパ
ターンメモリとを設け、指定した位置のタイミング波形
データの状態をトリガ・ぐターンメモリに記憶し、その
記憶した・ぐターンをトリガA’ターンとして利用する
ように構成したものである。
クロックパルス発生器、制御器、表示器、トリガ検出回
路から成るロジックアナライザにおいて、表示器に表示
したタイミング波形データの任意の位置を指定する位置
指定手段と、この位置指定手段で指定した位置のタイミ
ング波形データをトリガパターンとして取込むトリガパ
ターンメモリとを設け、指定した位置のタイミング波形
データの状態をトリガ・ぐターンメモリに記憶し、その
記憶した・ぐターンをトリガA’ターンとして利用する
ように構成したものである。
この発明の構成によれば位置指定手段によりトリガ条件
として適当な位置を指定することにより、その位置のタ
イミング波形データをトリガパターンメモリに取込むこ
とができる。このようにしてトリガノターンメモリに取
込んだタイミング波形データはトリガ検出器11に与え
られ、トリガ条件を設定する。
として適当な位置を指定することにより、その位置のタ
イミング波形データをトリガパターンメモリに取込むこ
とができる。このようにしてトリガノターンメモリに取
込んだタイミング波形データはトリガ検出器11に与え
られ、トリガ条件を設定する。
従ってこの発明によればトリガ条件に適した波形位置を
指定するだけでトリガ条件を設定することができ便利で
ある。またトリガ条件の設定も短時間に行なうことがで
きる利点も得られる。
指定するだけでトリガ条件を設定することができ便利で
ある。またトリガ条件の設定も短時間に行なうことがで
きる利点も得られる。
「実施例」
第1図にこの発明の一実施例を示す。第1図において1
は被試験回路、2は入力端子群、3はレベル変換回路、
4はバッファメモリ、5はデータメモリ、6はアドレス
カウンタ、7はクロックパルス発生器、8は制御器、9
は表示器、11はトリガ検出回路を示す点は従来のもの
と同じである。
は被試験回路、2は入力端子群、3はレベル変換回路、
4はバッファメモリ、5はデータメモリ、6はアドレス
カウンタ、7はクロックパルス発生器、8は制御器、9
は表示器、11はトリガ検出回路を示す点は従来のもの
と同じである。
この発明では制御器8に位置指定手段8Aを設ける。こ
の位置指定手段8Aは表示器9に表示したタイミング波
形r−夕の任意の位置を指定する機能を有する。
の位置指定手段8Aは表示器9に表示したタイミング波
形r−夕の任意の位置を指定する機能を有する。
その−例としては例えば第2図に示すように表示画面の
上辺にカーソル14を表示し、このカーソル14をキイ
ーざ一部の押釦等によりて表示画面の上辺に沿って左右
に移動させることができるように構成する。
上辺にカーソル14を表示し、このカーソル14をキイ
ーざ一部の押釦等によりて表示画面の上辺に沿って左右
に移動させることができるように構成する。
カーソル14の位置はデータメモリ5の現在表示器9に
表示されている波形のアドレス位置と対応させる。ここ
では説明を簡素化するためにデータメモリ5の先頭アド
レスと終了アドレスが表示器9の表示面上の左端と右端
の位置に対応しているものとして説明する。このため制
御器8内にアドレスカウンタ6と同じ計数容量を持つカ
ウンタ8Bを設け、カウンタ8Bの計数値がOのときカ
ーソルを左端に表示させる。またカウンタ8Bの計数値
が最大値に達したときカーソル14を右端に位置させる
。
表示されている波形のアドレス位置と対応させる。ここ
では説明を簡素化するためにデータメモリ5の先頭アド
レスと終了アドレスが表示器9の表示面上の左端と右端
の位置に対応しているものとして説明する。このため制
御器8内にアドレスカウンタ6と同じ計数容量を持つカ
ウンタ8Bを設け、カウンタ8Bの計数値がOのときカ
ーソルを左端に表示させる。またカウンタ8Bの計数値
が最大値に達したときカーソル14を右端に位置させる
。
カーソル14はアップダウンカウンタによって構成し、
キイーボード13から位置を移動させる指示を入力する
ことによりアップカウント又はダウンカウントを行なわ
せ、その計数値の増加、減少に応じてカーソル14の位
置を移動させることができる。この例ではカウンタ8B
をダウンカウントさせ計数値を小さくするとカーソル1
4は左に移動し、カウンタ8Bをアップカウントさせる
ことによりカーソル14を右に移動させるようにした場
合を示す。
キイーボード13から位置を移動させる指示を入力する
ことによりアップカウント又はダウンカウントを行なわ
せ、その計数値の増加、減少に応じてカーソル14の位
置を移動させることができる。この例ではカウンタ8B
をダウンカウントさせ計数値を小さくするとカーソル1
4は左に移動し、カウンタ8Bをアップカウントさせる
ことによりカーソル14を右に移動させるようにした場
合を示す。
か−ンル14が所望の位置に合致した状態でキイーボー
ド13の中の予め決められたキイーを押下することによ
りカウンタ8Bの計数値をアドレス信号としてデータメ
モリ5に与え、そのアドレスに収納されているタイミン
グデータ波形の状態を読出す。
ド13の中の予め決められたキイーを押下することによ
りカウンタ8Bの計数値をアドレス信号としてデータメ
モリ5に与え、そのアドレスに収納されているタイミン
グデータ波形の状態を読出す。
この読出されたデータをトリガパターンメモリ15に書
込む。第2図の例ではチャンネル1〜5の論理状態はr
H,L、H,L、LJとして読出され、この読出された
信号をトリガパターンメモリ15に書込む。
込む。第2図の例ではチャンネル1〜5の論理状態はr
H,L、H,L、LJとして読出され、この読出された
信号をトリガパターンメモリ15に書込む。
トリIノやターンメモリ15はデータメモリ5から取込
んだ信号をトリガ・ぐターンデータとしてトリガ検出回
路11に与え、トリガ検出回路11のトリガ検出条件を
設定する。
んだ信号をトリガ・ぐターンデータとしてトリガ検出回
路11に与え、トリガ検出回路11のトリガ検出条件を
設定する。
「発明の作用効果」
以上説明したようにこの発明によれば一旦取込んだタイ
ミング波形データを表示器9に表示させ、その表示され
た波形データを見ながら、トリガ条件に適したタイミン
グ位置をカーソル14で指定すれば、その位置における
タイミング波形データの論理状態がトリガパターンデー
タとしてトリIノやターンメモリ15に書込まれ、この
トリガパターンメモリ15に誉込んだデータをトリガ検
出条件として利用することができる。
ミング波形データを表示器9に表示させ、その表示され
た波形データを見ながら、トリガ条件に適したタイミン
グ位置をカーソル14で指定すれば、その位置における
タイミング波形データの論理状態がトリガパターンデー
タとしてトリIノやターンメモリ15に書込まれ、この
トリガパターンメモリ15に誉込んだデータをトリガ検
出条件として利用することができる。
よってこの発明によればトリガ条件の設定が容易となり
、短時間トリガ条件の最良点を見つけることができる。
、短時間トリガ条件の最良点を見つけることができる。
従ってこの発明によれば使い勝手のよいロジック・アナ
ライザを提供できる。
ライザを提供できる。
尚上述では制御器8にアップダウンカウンタ8Bを設け
た例を説明したが、特にアップダウンカウンタでなくて
もよく、例えば普通の加算形カウンタでもよい。
た例を説明したが、特にアップダウンカウンタでなくて
もよく、例えば普通の加算形カウンタでもよい。
アップダウンカウンタ8Bを別に設けなくても制御器8
を構成するマイクロコンビー−夕のRAMの一部を利用
してアップカウント及びダウンカウントを行なわせ、カ
ーソルの位置とデータメモリ5のアドレス位置とを対応
させるように構成することもできる。
を構成するマイクロコンビー−夕のRAMの一部を利用
してアップカウント及びダウンカウントを行なわせ、カ
ーソルの位置とデータメモリ5のアドレス位置とを対応
させるように構成することもできる。
また上述ではデータメモリ5の容量つまシアドレスカウ
ンタ6の計数容量とカウンタ8Bの計数容量とを1対1
として説明したが、実際上はデータメモリ5の容量は表
示器9の表示容量の数倍乃至数10倍の容量に選定され
表示器9にはデータメモリ5に書込まれたデータの一部
を表示させている。従ってカウンタ8Bの計数値は例え
ばデータメモリ5のアドレス数と等価に選定すると共に
アドレスの下限用レジスタと、上限用レジスタを設け、
これらレジスタに表示器9に表示している波形の下限ア
ドレスと上限アドレスをストアし、そのアドレスの間で
カウンタ8Bの計数値を歩進させるように構成すること
もできる。
ンタ6の計数容量とカウンタ8Bの計数容量とを1対1
として説明したが、実際上はデータメモリ5の容量は表
示器9の表示容量の数倍乃至数10倍の容量に選定され
表示器9にはデータメモリ5に書込まれたデータの一部
を表示させている。従ってカウンタ8Bの計数値は例え
ばデータメモリ5のアドレス数と等価に選定すると共に
アドレスの下限用レジスタと、上限用レジスタを設け、
これらレジスタに表示器9に表示している波形の下限ア
ドレスと上限アドレスをストアし、そのアドレスの間で
カウンタ8Bの計数値を歩進させるように構成すること
もできる。
またトリガ・ぐターンメモリ15は制御器8の外部に設
けた例を説明したが、他の例として制御器8の内部に具
備したRAMにトリガ・ぐターンメモリの領域を割当て
、RAMの一部利用することもできる。
けた例を説明したが、他の例として制御器8の内部に具
備したRAMにトリガ・ぐターンメモリの領域を割当て
、RAMの一部利用することもできる。
第1図はこの発明の一実施例を示すブロック図、第2図
はこの発明の詳細な説明するだめの波形図、第3図は従
来のロノック・アナライザを説明するためのブロック図
である。 1:被試験回路、2:入力端子群、3ニレベル変換回路
、4:バッファメモリ、5:データメモリ、6:アドレ
スカウンタ、7:クロックパルス発生器、8:制御器、
8A:位置指定手段、8B:カウンタ、9:表示器、1
1 : ) リガ検出回路、12:遅延カウンタ。
はこの発明の詳細な説明するだめの波形図、第3図は従
来のロノック・アナライザを説明するためのブロック図
である。 1:被試験回路、2:入力端子群、3ニレベル変換回路
、4:バッファメモリ、5:データメモリ、6:アドレ
スカウンタ、7:クロックパルス発生器、8:制御器、
8A:位置指定手段、8B:カウンタ、9:表示器、1
1 : ) リガ検出回路、12:遅延カウンタ。
Claims (1)
- (1)A、タイミング波形データを取込むデータメモリ
と、 B、このデータメモリに取込んだタイミング波形データ
を表示する表示器と、 C、この表示器にデータメモリに取込んだタイミング波
形データを転送する制御器と、 D、データメモリに取込むタイミング波形データのトリ
ガ条件を検出し、その検出信号により上記データメモリ
の信号の取込停止又は開始を制御するトリガ検出回路と
、 E、上記表示器に表示したタイミング波形の希望位置を
指定する位置指定手段と、 F、指定した希望位置のタイミング波形の状態を取込ん
で上記トリガ検出回路のトリガ条件として設定するトリ
ガパターンメモリと、 から成るロジック・アナライザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61019283A JPS62177457A (ja) | 1986-01-31 | 1986-01-31 | ロジツク・アナライザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61019283A JPS62177457A (ja) | 1986-01-31 | 1986-01-31 | ロジツク・アナライザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62177457A true JPS62177457A (ja) | 1987-08-04 |
Family
ID=11995116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61019283A Pending JPS62177457A (ja) | 1986-01-31 | 1986-01-31 | ロジツク・アナライザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62177457A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011058882A (ja) * | 2009-09-08 | 2011-03-24 | Yokogawa Electric Corp | 波形表示装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57179752A (en) * | 1981-04-28 | 1982-11-05 | Tektronix Inc | Method of comparing input data of logic analyzer |
-
1986
- 1986-01-31 JP JP61019283A patent/JPS62177457A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57179752A (en) * | 1981-04-28 | 1982-11-05 | Tektronix Inc | Method of comparing input data of logic analyzer |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011058882A (ja) * | 2009-09-08 | 2011-03-24 | Yokogawa Electric Corp | 波形表示装置 |
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