JPS62174791A - Display unit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、メモリに記憶されｆこ表示データを読み出
して画像表示を行うディスプレイ装置に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a display device that reads out display data stored in a memory and displays an image.

「従来の技術−□ 従来、ＣＰＵ（中央処理装置）制御によるカラーディス
プレイ装置において画像表示を行う場合は、予めＶＲＡ
Ｍ（ビデオＲＡＭ）内に表示ドツト２・ｔ【ごでカラー
情報を記憶させておき、このカラー情報を読み出し、ｆ
ｌ、Ｇ、Ｂカラー信号（アナロク信号）に変換して、同
期信号と共にＣＩＩＴカラーノＬｉで装置へ出力する。``Prior art - □ Conventionally, when displaying an image on a color display device controlled by a CPU (Central Processing Unit), VRA
Display dots 2 and t in M (video RAM).
The signals are converted into 1, G, and B color signals (analog signals) and output to the device together with a synchronizing signal using the CIIT color signal.

「発明か解決しようとする問題点− ところで、この種のディスプレイ装置において表示画像
を変化させる場合は、ＶＲＡＭを書き換えなければなら
ないが、この場合、ＣＰＵがＶＲＡＭ内のカラー情報を
全て書き換えるので、書き換えに時間がかかってしまう
。したかって、従来のディスプレイ装置にあっては、表
示画像をＶＲＡ　Ｍ内に瞬時に書き込むことができず、
この結果、表示画像を高速で変化させることかできなか
った。"Problem to be Solved by the Invention" By the way, when changing the displayed image in this type of display device, the VRAM must be rewritten, but in this case, the CPU rewrites all the color information in the VRAM, so Therefore, with conventional display devices, it is not possible to instantly write the displayed image into the VRAM.
As a result, it was only possible to change the displayed image at high speed.

この発明は上述した事情に鑑みてなされた乙ので、その
目的は、表示画像を高速で変化さ仕ることがてきると共
に、ソフトウェアの処理が単純になってソフト作成時間
を大幅に短縮することができるディスプレイ装置を提供
することにある。This invention was made in view of the above-mentioned circumstances, and its purpose is to make it possible to change display images at high speed, and to greatly reduce software creation time by simplifying software processing. The purpose of the present invention is to provide a display device that can perform the following functions.

「問題点を解決するための手段」 この発明は、表示データおよびアトリビュートデータが
記憶された記憶手段と、前記記憶手段から読み出された
アトリビュートデータが第１のデータであった場合は、
該アトリビュートデータと同時に前記記憶手段から読み
出された表示データを内部のレジスタに書き込み、前記
記憶手段から読み出されたアトリビュートデータが第２
のデータであった場合は、前記レジスタ内のデータをそ
のまま同しノスタ内に記憶保持し、同しノスタ内のデー
タを表示手段へ出力する表示制御手段と、前記表示制御
手段から出力されたデータに基づいてドツト表示を行う
表示手段とを具備してなるらのである。"Means for Solving the Problems" The present invention provides storage means in which display data and attribute data are stored, and when the attribute data read from the storage means is first data,
At the same time as the attribute data, the display data read out from the storage means is written into an internal register, and the attribute data read out from the storage means is stored in the second register.
If the data is, the data in the register is stored and held in the same nosta as it is, and the display control means outputs the data in the same noster to the display means, and the data output from the display control means. and display means for displaying dots based on.

「作用」 この発明によれば、ドツト表示が表示制御手段内に設け
られているレジスタ内のデータに基づいて行なわれる。"Operation" According to the present invention, dot display is performed based on data in a register provided in the display control means.

したがって、特に、一定色表示（Ｃｏｎｓｔａｎｔ　　
Ｓ　ｈａｄｉｎｇ）の場合に、ＶＲＡＭ内の表示データ
の全てを書き替える必要はなくなる。この結果、高速の
画像変化が可能になると共に、ソフトウェアの負担も軽
くなる。Therefore, in particular, constant color display (Constant color display)
(Shading), it is no longer necessary to rewrite all of the display data in the VRAM. As a result, high-speed image changes are possible, and the burden on software is also reduced.

「実施例」 （１）全体構成 第１図はこの発明の実施例によるカラーディスプレイ装
置の全体構成を示すブロック図である。Embodiment (1) Overall Configuration FIG. 1 is a block diagram showing the overall configuration of a color display device according to an embodiment of the present invention.

この図において、符号ｌはＣＰＵ、２はＣＰＵＩにおい
て用いられるプログラムが記憶されたＲＯＭおよびデー
タ記憶用のＲＡＭからなるメモリ、３は表示コントロー
ラ、４はＶＲＡＭである。ＶＲＡＭ４は、第２図に示す
ように、ＣＲＴ表示装置９の各表示ドツトの各々に対応
する記憶エリアＥＯ２Ｅｌ・・・（各２６ビツト）を有
しており、これらの記憶エリアＥＯ，Ｅｌ・・・内にド
ツト表示のための表示データ、すなイつち、ＲデータＤ
ｒ、ＧデータＤｇ、ＢデータＤｂ（各８ビツト）および
アトリビュートデータＤａ（２ビツト）が記憶される。In this figure, reference numeral l indicates a CPU, 2 a memory consisting of a ROM in which programs used in the CPUI are stored and a RAM for data storage, 3 a display controller, and 4 a VRAM. As shown in FIG. 2, the VRAM 4 has storage areas EO2El... (26 bits each) corresponding to each display dot of the CRT display device 9, and these storage areas EO, El...・Display data for displaying dots inside, i.e., R data D
r, G data Dg, B data Db (8 bits each), and attribute data Da (2 bits) are stored.

表示コントローラ３はＣＰＵＩから出力される表示デー
タをＶＲＡＭ４に書き込む。また、この表示コントロー
ラ３は、内部にドツトクロックφを発生するクロック発
生回路を有し、ＣＰＵＩから表示指令が出力された時は
、ＶＲＡＭ４の各記ｔαエリアＥＯ，Ｅｌ・・・内の表
示データをドツトクロックφのタイミングで順次、繰り
返し読み出す。The display controller 3 writes display data output from the CPUI into the VRAM 4. Moreover, this display controller 3 has an internal clock generation circuit that generates a dot clock φ, and when a display command is output from the CPUI, the display data in each tα area EO, El, etc. of the VRAM 4 is output. are read out sequentially and repeatedly at the timing of the dot clock φ.

読み出されｆコデータＤ　ｒ、Ｄ　ｇ、Ｄ　ｂ、Ｄ　ａ
は各々、データ修飾回路６　ｒ、　６　ｇ、　６　ｂお
よびアトリビュートコントローラ７へ出力される。また
この表示コントローラ３は、ドツトクロックφをデータ
修飾回路６　ｒ、　６　ｇ、　６　ｂおよびアトリビュ
ートコントローラ７へ出力し、さらに、同期信号５ＹＮ
ＣをＣＲＴ表示装置９へ出力する。Read f co-data Dr, D g, D b, D a
are output to the data modification circuits 6r, 6g, 6b and the attribute controller 7, respectively. The display controller 3 also outputs the dot clock φ to the data modification circuits 6r, 6g, 6b and the attribute controller 7, and also outputs the synchronization signal 5YN.
C is output to the CRT display device 9.

データ修飾回路６ｒ、６ｇ、６ｂは各々、ＶＲＡＭ４か
ら出力されるデータＤｒ、Ｄｇ、Ｄｂに基づいてカラー
データＣＤｒ、ＣＤｇ、ＣＤｂを形成し、ＤＡＣ（ディ
ジタル／アナログ変換器）Ｉ　Ｉｒ、Ｉ　Ｉｇ、１１ｂ
へ出力する。なお、詳細は後述する。ＤＡＣｌ　１ｒ、
ｌ　Ｉｇ、１　ｌｂは各々、カラーデータＣＤ　ｒ。The data modification circuits 6r, 6g, and 6b form color data CDr, CDg, and CDb based on the data Dr, Dg, and Db outputted from the VRAM 4, respectively, and convert the DAC (digital/analog converter) IIr, IIg, 11b
Output to. Note that details will be described later. DACl 1r,
l Ig and 1 lb each represent color data CD r.

ＣＤｇ、ＣＤｂをアナログ信号に変換し、レッドカラー
信号Ｓｒ、グリーンカラー信号Ｓｇ、ブルーカラー信号
ｓｂとしてＣＲＴ表示装置９へ出力する。CDg and CDb are converted into analog signals and output to the CRT display device 9 as a red color signal Sr, a green color signal Sg, and a blue color signal sb.

アトリビュートコントローラ７は、第３図に示すように
、アトリビュートデータＤａをドツトクロックφのタイ
ミングで読み込むレジスタ１２と、このレジスタ１２の
出力をデコードするデコーダＩ３と、このデコーダ１３
の出力端〈１〉から出力される信号ＣＩをドツトクロッ
クφの１タイミング（１周期）遅延させるＤＦＦ（ディ
レイフリップフロッゾ）＋４とから構成される。そして
、ＤＦＦ１４の出力信号Ｄ１、デコーダ１３の出力端〈
２〉から出力される信号Ｃ２が各々データ修飾回路６ｒ
、６ｇ、６ｂへ並列に供給される。As shown in FIG. 3, the attribute controller 7 includes a register 12 that reads the attribute data Da at the timing of the dot clock φ, a decoder I3 that decodes the output of this register 12, and this decoder 13.
DFF (delay flip-flop) +4 delays the signal CI output from the output terminal <1> by one timing (one period) of the dot clock φ. Then, the output signal D1 of the DFF 14, the output terminal of the decoder 13
The signal C2 output from 2> is sent to each data modification circuit 6r.
, 6g, and 6b in parallel.

（２）データ修飾回路６　ｒ、　６　ｇ、　６　ｂの詳
細データ修飾回路６　ｒ、　６　ｇ、　６　ｂは各々全
く同一の回路であり、以下、データ修飾回路６ｒの詳細
を第４図を参照して説明する。(2) Details of the data modification circuits 6r, 6g, and 6b The data modification circuits 6r, 6g, and 6b are each exactly the same circuit, and the details of the data modification circuit 6r will be described below with reference to FIG. 4. and explain.

このデータ修飾回路６ｒは、図に示すように、８ビツト
のレジスタ２１〜２３と、マルチプレクサ２４．２．５
とから構成されている。この場合、レジスタ２１〜２３
は各々、ドツトクロックφのタイミングでデータを読み
込むレジスタである。As shown in the figure, this data modification circuit 6r includes 8-bit registers 21 to 23 and multiplexers 24, 2, and 5.
It is composed of. In this case, registers 21 to 23
are registers that read data at the timing of the dot clock φ.

また、マルチプレクサ２４．２５は各々、そのコントロ
ール端子Ｃへ“ｌ”信号が供給された時、入力端〈１〉
のデータを出力し、コントロール端子Ｃへ“０”信号が
供給された時入力端〈０〉のデータを出力する。Furthermore, when the "l" signal is supplied to the control terminal C of each of the multiplexers 24 and 25, the input terminal <1>
When a "0" signal is supplied to the control terminal C, the data at the input terminal <0> is output.

次に、このデータ修飾回路６ｒの動作を説明する。この
データ修飾回路６ｒの動作は、信号ＤＩ。Next, the operation of this data modification circuit 6r will be explained. The operation of this data modification circuit 6r is based on the signal DI.

Ｃ２の“１”／“０”に応じて決まり、言い替えれば、
アトリビュートデータＤａの値（０〜２）に応して決ま
る。各アトリビュートデータＤａに対応する動作は次の
通りである。Determined according to “1”/“0” of C2, in other words,
It is determined according to the value (0 to 2) of attribute data Da. The operations corresponding to each attribute data Da are as follows.

０　：Ｎｏｎ　　Ｍｏｄｕｌａｔｉｏｎ（修飾せず）１
　：Ｄ　１ｒｅｃｔ　　Ｄ　１ｓｐｌａｙ（直接表示）
２；Ｌｏａｄ　　Ｐｒｉｍｅ（０次係数ロード）次に、
上記の各動作について詳述する。0: Non Modulation (no modification) 1
:D 1rect D 1play (direct display)
2; Load Prime (0th order coefficient load) Next,
Each of the above operations will be explained in detail.

（ｉ　）Ｄ’１ｒｅｃｔ　　Ｄ　１ｓｐｌａｙ（Ｄ　ａ
＝　１　）ＶＲＡＭ４からアトリビュートデータＤａｒ
ｌＪが出力された場合、その時同時にＶＲＡＭ４から出
力されたＲデータＤｒが、ダイレクトレジスタ２３（第
４図）に読み込まれ、この読み込まれたＲデータＤｒが
、マルチプレクサ２５を介して、カラーデータＣＤｒと
して出力されろ。(i) D'1rect D1spray (D a
= 1) Attribute data Dar from VRAM4
When lJ is output, the R data Dr output from the VRAM 4 at the same time is read into the direct register 23 (FIG. 4), and this read R data Dr is sent through the multiplexer 25 as color data CDr. Get output.

すなわち、ＶＲＡＭ４から出力されたアトリビュートデ
ータＤａｒｌＪは、まず、レジスタ１２（第３図）に読
み込まれ、デコーダ１３へ供給される。That is, the attribute data DarlJ output from the VRAM 4 is first read into the register 12 (FIG. 3) and supplied to the decoder 13.

これにより、デコーダ１３の出力端＜１＞の信号ＣＩが
“ｌ“信号となる。そして、この“ｌ”信号が、Ｄｒ；
’Ｆ　ｌ　４によ、って、ドツトクロックφの１タイミ
ング遅延され、信号ＤＩとして第４図のマルチ°　プレ
クサ２５へ出力される。このように、ＶＲＡＭ４からア
トリビュートデータＤ　ａｒ　Ｉ　Ｊが出力されると、
その時刻からドツトクロックφの２タイミング後に、マ
ルチプレクサ２５へ信号ＤＩとして“ｌ”信号が供給さ
れる。一方、ＶＲＡＭ４から出力されたＲデータＤｒは
、ドツトクロックφによって、まず、第４図のレジスタ
２１に読み込まれ、次いでレジスタ２３に読み込まれ、
マルチプレクサ２５の入力端＜Ｉ＞へ供給される。すな
わち、ＲデータＤｒｈ＜ＶＲＡＭ４から出力された時刻
からドツトクロックφの２タイミング後に、同Ｒデータ
Ｄｒかマルチプレクサ２５の入力端〈１〉へ供給される
。この時、上述したように信号ＤＩがｌ”信号にあり、
したがって、ＲデータＤｒはマルチプレクサ２５を介し
て、カラーデータＣＤｒとして出力され、ＤＡＣＩｌｒ
へ供給される。As a result, the signal CI at the output terminal <1> of the decoder 13 becomes the "l" signal. And this "l" signal is Dr;
The signal is delayed by one timing of the dot clock φ by F l 4, and is output to the multiplexer 25 in FIG. 4 as a signal DI. In this way, when the attribute data D ar I J is output from VRAM4,
Two timings after the dot clock φ from that time, the “l” signal is supplied to the multiplexer 25 as the signal DI. On the other hand, the R data Dr output from the VRAM 4 is first read into the register 21 in FIG. 4 by the dot clock φ, and then read into the register 23.
It is supplied to the input terminal <I> of the multiplexer 25. That is, the R data Dr is supplied to the input terminal <1> of the multiplexer 25 two timings after the dot clock φ from the time when the R data Drh<VRAM 4 is output. At this time, as mentioned above, the signal DI is at the l'' signal,
Therefore, the R data Dr is output as color data CDr via the multiplexer 25, and the DAC Ilr
supplied to

（ｉｉ）Ｌｏａｄ　　Ｐｒｉｍｅ（Ｄａ＝２）ＶＲＡＭ
４からアトリビュートデータＤａｒ２Ｊが出力されると
、その時同時にＶＲＡＭ４から出力されたＲデータＤｒ
が０次係数レジスタ２２に読み込まれる。すなわち、Ｖ
ＲＡＭ４からアトリビュートデータＤｉｒ２Ｊが出力さ
れると、ドツトクロックφの■タイミング後に信号Ｃ２
が“Ｉ”信号となり、この“１″信号がマルチプレクサ
２４へ供給される。一方、ＶＲＡＭ４から出力されたＲ
データＤｒは、ドツトクロックφのＩタイミング後にレ
ジスタ２Ｉから出力され、マルチプレクサ２４を介して
０次係数レジスタ２２の入力端へ供給され、次のドツト
クロックφによって０次係数レジスタ２２に読み込まれ
る。この読み込まれたＲデータＤｒは、マルチプレクサ
２５を介してカラーデータＣＤｒとして出力される。(ii) Load Prime (Da=2) VRAM
When the attribute data Dar2J is output from VRAM4, the R data Dr output from VRAM4 at the same time
is read into the zero-order coefficient register 22. That is, V
When the attribute data Dir2J is output from the RAM 4, the signal C2 is output after the timing ■ of the dot clock φ.
becomes the “I” signal, and this “1” signal is supplied to the multiplexer 24. On the other hand, R output from VRAM4
Data Dr is output from the register 2I after I timing of the dot clock φ, is supplied to the input terminal of the zero-order coefficient register 22 via the multiplexer 24, and is read into the zero-order coefficient register 22 by the next dot clock φ. This read R data Dr is output via the multiplexer 25 as color data CDr.

（ｉｉｉ）Ｎｏｎ　　Ｍｏｄｕｌａｔｉｏｎ（Ｄａ＝０
）Ｖ　ＲＡ　Ｍ　４からアトリビュートデータＤａｒＯ
Ｊが出力された場合は、信号Ｄ　Ｉ　、Ｃ２がいずれら
“Ｏ”信号となる。この場合の第４図の回路の動作は次
の通りである。すなわち、信号Ｃ２が“０”信号である
ことから、レジスタ２２内のデータがマルチプレクサ２
・１を介して同レジスタ２２の入力端へｆＪｅ給ｇ　４
１、ドツトクロックφのタイミングでレジスタ２２に５
売み込まれる。すなわち、レジスタ２２内のデータが循
環保持される。そして、信号ＤＩか“０”信号であるこ
とから、レジスタ２２内のデータ（一定データ）がマル
チプレクサ２５を介して連続的に出力される。(iii) Non Modulation (Da=0
) Attribute data DarO from V RAM 4
When J is output, both signals D I and C2 become "O" signals. The operation of the circuit of FIG. 4 in this case is as follows. That is, since the signal C2 is a "0" signal, the data in the register 22 is transferred to the multiplexer 2.
・Feed fJe to the input terminal of the same register 22 via g4
1. 5 is written to the register 22 at the timing of the dot clock φ.
It's sold to me. That is, the data in the register 22 is held circularly. Since the signal DI is a "0" signal, the data (constant data) in the register 22 is continuously outputted via the multiplexer 25.

このように、アトリビュートデータＤａが「０」の場合
は、カラーデータＣＤｒが、ＶＩＩＡＭ４から出力され
るＲデータＤｒに関係しないデータとなる。In this way, when the attribute data Da is "0", the color data CDr becomes data that is not related to the R data Dr output from the VIIAM4.

以上が、アトリビュートデータＤａに対応するデータ修
飾回路６ｒの動作である。なお、データ修飾回路６ｇ、
６ｂの動作ら全く同じである。The above is the operation of the data modification circuit 6r corresponding to the attribute data Da. In addition, data modification circuit 6g,
The operation is exactly the same as that of 6b.

（３）ディスプレイ装置の全体動作 次に、画像表示状態と対応の上で、このディスプレイ装
置の全体動作を説明する。(3) Overall operation of the display device Next, the overall operation of this display device will be explained in correspondence with the image display state.

（ｉ）Ｃｏｎｓｔａｎｔ　　Ｓｈａｄｉｎｇ（一定色表
示）このＣｏｎｓｔａｎｔ　　Ｓ　ｈａｄｉｎｇとは、
画面の一部を一定色で表示することを言う。(i) Constant Shading (constant color display) What is Constant Shading?
It refers to displaying a part of the screen in a fixed color.

第５図において符号５１はＣＲＴ表示装置９の表示画面
を、５２はポーダ領域（画像表示か行なわれない領域）
を、また、５３は画像表示領域を示す。いま、この画像
表示領域５３に定色の画像５５を表示し、また、バック
カラーを青色にする場合について考察する。この場合、
ＣＰＬｔｌは、まず、ＶＲＡＭ４をクリアし、次に、画
像表示領域５３の最ら左側のドツト列ｄ１の各ドツトの
各々に対応する記憶エリアＥ（第２図参、照）に、Ｂデ
ータＤｂとして“１．ｌ、・・Ｉ”（８ビツト）を、ア
トリビュートデータＤａとして「２」（“１，０“）を
書き込む。次に、画像５５の左側のドツト列ｄ２　、ｄ
４の各ドツトの各々に対応する記憶エリアＥ内に、Ｒデ
ータＤ「として“１，１．・・１”を、アトリビュート
データＤａとして「２」を書き込む。次に、画像５５の
右側のドツト列ｄ３．ｄ５の各ドツトの各々に対応する
記憶エリアＥ内に、ＢデータＤｂとして“１．ｌ、・・
ｌ”を、アトリビュートデータＤａとして「２」を書き
込む。そして、表示指令を出力する。表示指令が出力さ
れると、画像表示領域５３の最上行・最左端のドツトの
表示データ（データＩ）　ｒ、　Ｄ　ｇ、Ｄ　ｂ、　Ｄ
　ａ）から順次ドツトクロックφのタイミングでＶＲＡ
Ｍ４から読み出され、この読み出されたデータに基づい
てカラートッド表示が行なわれる。いま、この表示動作
を、第５図に示Ｃドツト列５６を例にとり説明する。In FIG. 5, reference numeral 51 indicates the display screen of the CRT display device 9, and 52 indicates a poder area (an area where no image is displayed).
, and 53 indicates an image display area. Now, a case will be considered in which a fixed color image 55 is displayed in this image display area 53 and the background color is set to blue. in this case,
The CPLtl first clears the VRAM 4, and then stores the data as B data Db in the storage area E (see FIG. 2) corresponding to each dot in the leftmost dot row d1 of the image display area 53. Write "1.l, . . . I" (8 bits) and "2"("1,0") as attribute data Da. Next, dot rows d2 and d on the left side of the image 55
In the storage area E corresponding to each dot of 4, the R data D is ``1, 1 . ...1" and write "2" as the attribute data Da. Next, dot row d3 on the right side of image 55. In the storage area E corresponding to each dot of d5, “1.l, . . . ” is stored as B data Db.
1” and “2” is written as the attribute data Da. Then, a display command is output. When the display command is output, the display data (data I) of the top row and leftmost dot of the image display area 53 r, D g, D b, D
VRA at the timing of dot clock φ sequentially from a)
The data is read from M4, and color tod display is performed based on this read data. This display operation will now be explained using the C dot row 56 shown in FIG. 5 as an example.

まず、ドツト例５６の最左端のドツトの表示データかＶ
ＲＡＭ４から出力されろと、その出力されｆ二時刻から
ドツトクロックφの２タイミング後に、データＤｒ、Ｄ
ｇ、Ｄｂが各々データ修飾回路６ｒ。First, the display data of the leftmost dot in dot example 56 or V
When data is outputted from RAM4, two timings after the dot clock φ from the output time f2, the data Dr,
g and Db are data modification circuits 6r, respectively.

６ｇ、６ｂ内の０次係数レジスタ２２に読み込まれる。It is read into the zero-order coefficient register 22 in 6g and 6b.

これら読み込まれたデータＤｒ、Ｄｇ、Ｄｂは、各マル
チプレクサ２５を介してＤＡＣｌｌｒ、ＩＩｇ、ｌｌｂ
へ（）（給され、ここでカラー信号Ｓ　ｒ、　Ｓ　ｇ。These read data Dr, Dg, Db are transferred to DACllr, IIg, llb via each multiplexer 25.
to () (where the color signals S r, S g.

Ｓｂに変換され、ＣＲＴ表示装置９へ出力される。It is converted into Sb and output to the CRT display device 9.

これにより、ドツト例５６の最左端のドツトが青色で表
示される。次にドツトクリ５６の第２番目のドツトの表
示データかＶ　ＲＡ　Ｍ・１から出力される。As a result, the leftmost dot of the dot example 56 is displayed in blue. Next, the display data of the second dot of the dot 56 is outputted from VRAM.1.

この表示データのアトリビュートデータＤａは「０」て
めろ（データＤｒ、Ｄｇ、Ｉ）ｂ乙勿論１１０」である
）。The attribute data Da of this display data is "0" (data Dr, Dg, I)b2, of course 110).

したがって、同表示データがＶＲＡＭ４から出力された
時刻から２タイミング後に、レジスタ２２内のデータが
同レジスタ２２に読み込まれ、二〇　゛読み込まれたデ
ータがマルチプレクサ２５を介してカラーデータＣＤｒ
、ＣＤｇ、ＣＤｂとして出力される。すなわち、第２番
目のドツトＤｏ２が第１番目のドツトＤｏｌと同じ青色
で表示される。以下同様に、第３番目のドツトＤ０３．
第４番目のドツトＤｏ４・・・・・・が各々青色で表示
される。Therefore, two timings after the same display data is output from the VRAM 4, the data in the register 22 is read into the same register 22, and the read data is transferred to the color data CDr via the multiplexer 25.
, CDg, and CDb. That is, the second dot Do2 is displayed in the same blue color as the first dot Dol. Similarly, the third dot D03.
The fourth dot Do4... is displayed in blue.

次に、図に示すドツトＤｏＫの表示データがＶＲＡＭ４
から読み出されろと、ドツトＤｏｔの場合と同様にして
、そのドツトＤｏＫが赤色で表示される。以下、トッド
Ｄｏ（Ｋ　＋　１　）、Ｄｏ（Ｋ　＋　２　）・・・・
・・が順次赤色で表示される。次に、ドツトＤ。Next, the display data of the dot DoK shown in the figure is stored in the VRAM4.
When the dot is read out from the dot, the dot DoK is displayed in red in the same way as in the case of the dot DoK. Below, Todd Do(K+1), Do(K+2)...
... are displayed in red one after another. Next, dot D.

Ｍの表示データが読み出されると、そのドツトＩ〕ｏＭ
が青色で表示され、以下、ドツトクリ５６の残りの各ド
ツトが１１色で表示される。以上か、ドツト列５６のカ
ラー表示の過程であり、他のドツト列ら全く同様にして
カラートッド表示が行なわれる。When the display data of M is read out, the dot I]oM
is displayed in blue, and thereafter each of the remaining dots of the dot 56 is displayed in 11 colors. The above is the process of color display of the dot row 56, and color toad display is performed in exactly the same manner for the other dot rows.

しかして、上述した表示動作から明らかなように、Ｃｏ
ｎｓｔａｎｔ　　Ｓ　ｈａｄｉｎｇを行う場合は、画像
の輪郭線のみをＶ　Ｒ，Ａ　Ｍ　４に書き込めばよい。However, as is clear from the display operation described above, Co
When performing instant shadowing, only the outline of the image needs to be written in VR, AM 4.

（１１）ダイレクト表示 このダイレクト表示とは、従来のディスプレイ装置と同
じ表示方法である。すなわち、ＶＲＡＭ４内のｒ（、Ｇ
　、ＢデータＤｒ、Ｄｇ、Ｄｂをそのままカラーデータ
ＣＤｒ、ＣＤｇ、ＣＤｂとして使用し、ドツト表示を行
う。(11) Direct display This direct display is the same display method as conventional display devices. That is, r(,G
, B data Dr, Dg, and Db are used as they are as color data CDr, CDg, and CDb to perform dot display.

この場合、ＶＲＡＭ４の各記憶エリアＥ内には、Ｒ，Ｇ
、ＢデータＤｒ、Ｄｇ、Ｄｂとしてカラーデータを記憶
させ、また、アトリビュートデータＤａとして「１」を
記憶させる。このように記憶させると、表示時において
、ＶＲＡＭ４から逐次出力されたＲ、Ｇ、ＢデータＤｒ
、Ｄｇ、Ｄｂが各々、レジスタ２Ｉを介してダイレクト
レジスタ２３に記憶され、このレジスタ２３に記憶され
たデータがマルチプレクサ２５を介して、カラーデータ
ＣＤｒ、ＣＤｇ。In this case, in each storage area E of VRAM4, R, G
, color data are stored as B data Dr, Dg, and Db, and "1" is stored as attribute data Da. When stored in this way, during display, the R, G, B data Dr.
, Dg, and Db are stored in the direct register 23 via the register 2I, and the data stored in this register 23 is transferred via the multiplexer 25 to the color data CDr, CDg.

ＣＤｂとして出力される。It is output as CDb.

以上がこの発明の一実施例の詳細である。なお、上記実
施例においては、Ｖ　ＲＡＭ　＝１内に、カラーデータ
ＣＤｒ、ＣＩ）ｇ、ＣＤｂｉこ３々７ｉ応するデータＤ
ｒ、Ｄｇ、Ｄｂお、上びアトリビュ−トデータＤ　ａ□
’−；己憶さ仕たが、これに代えて、Ｖ　ＲＡ　Ｍ　１
内に表示ドツト対応でカラーコートを記憶させてらよい
。The details of one embodiment of the present invention have been described above. In the above embodiment, V RAM = 1 contains color data CDr, CI)g, CDbi, and corresponding data D.
r, Dg, Db, upper attribute data D a□
'-; I used to remember myself, but instead of this, V RAM 1
The color coat may be stored in correspondence with the display dots.

第６図はこの場合の構成を示すブロック図であり、Ｖ　
ｎ　Ａ　Ｍ　８０から読み出されたカラーコードＣＯＤ
はＬＵＴ（ルックアップテーブル）８１へ供給される。FIG. 6 is a block diagram showing the configuration in this case, and V
Color code COD read from n A M 80
is supplied to a LUT (lookup table) 81.

ＬＵＴ８１には、予め各カラーコートに対応するＲ　、
Ｇ　、ＢデータＤｒ、Ｄｇ、Ｄｂおよびアトリビュート
ヒツトＤａが８己憶されており、ブＪラーコードＣＯＤ
か供給されると、同カラーコートＣＯＤに対応するデー
タＤ　ｒ、Ｄ　ｇ、Ｄ　ｂ、Ｄ　ａｈ＜　Ｌ　Ｕ　Ｔ　
８１から読み出され、データ修飾回路６　ｒ、　Ｇ　ｇ
、　６　ｂおよびアトリビュートコントローラ７へ１共
給される。In LUT81, R corresponding to each color coat is stored in advance.
8 G, B data Dr, Dg, Db and attribute hit Da are stored, and the Blur code COD
data corresponding to the same color coat COD, D r, D g, D b, D ah< L U T
81 and data modification circuit 6 r, G g
, 6b and 1 are co-supplied to the attribute controller 7.

「発明の効果」 以上説明したように、この発明によれば、表示データお
よびアトリビュートデータが記憶された記憶手段と、面
記記憶手段から読み出されたアトリビュートデータが第
１のデータであった場合は、該アトリビュートデータと
同時に前記記憶手段から読み出された表示データを内部
のレジスタに書き込み、前記記憶手段から読み出された
アトリビュートデータが第２のデータであった場合は、
面記しノスタ内のデータをそのまま同しノスタ内に記憶
保持する表示制御手段と、前記レジスタ内のデータに基
づいてドツト表示を行う表示手段とを有しているので、
特に一定色表示の場合に、記憶手段に記憶させるべき表
示データを従来に比較し、はるかに少なくすることがで
き、この結果、表示画像を高速に書き込むことが可能に
なると共に、ソフトウェアの作成時間を大幅に短縮する
ことができる。"Effects of the Invention" As explained above, according to the present invention, when the storage means in which display data and attribute data are stored and the attribute data read from the notation storage means are the first data; writes the display data read from the storage means into an internal register at the same time as the attribute data, and if the attribute data read from the storage means is second data,
Since it has a display control means for storing and retaining the data in the nosta as it is in the same nosta, and a display means for displaying dots based on the data in the register,
Particularly in the case of constant color display, the amount of display data that must be stored in the storage means can be significantly reduced compared to conventional methods.As a result, display images can be written at high speed, and the software creation time can be significantly shortened.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図は第１図におけるＶＲＡＭ４の記憶状態を示
す図、第３図は第１図におけるアトリビュートコントロ
ーラ７の構成を示すブロック図、第・１図は第１図にお
けるデータ修飾回路６ｒ（６ｇ、　６　ｂ）の構成を示
すブロック図、第５図は表示画像の一例を示す図、第６
図はこの発明の他の実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the overall configuration of an embodiment of the present invention, FIG. 2 is a diagram showing the storage state of the VRAM 4 in FIG. 1, and FIG. 3 is a block diagram showing the configuration of the attribute controller 7 in FIG. 1. 1 is a block diagram showing the configuration of the data modification circuit 6r (6g, 6b) in FIG. 1, FIG. 5 is a diagram showing an example of a display image, and FIG.
The figure is a block diagram showing the configuration of another embodiment of the invention.

Claims (2)

【特許請求の範囲】[Claims] （１）（ａ）表示データおよびアトリビュートデータが
記憶された記憶手段と、 （ｂ）前記記憶手段から読み出されたアトリビュートデ
ータが第１のデータであった場合は、該アトリビュート
データと同時に前記記憶手段から読み出された表示デー
タを内部のレジスタに書き込み、前記記憶手段から読み
出されたアトリビュートデータが第２のデータであった
場合は、前記レジスタ内のデータをそのまま同レジスタ
内に記憶保持し、同レジスタ内のデータを表示手段へ出
力する表示制御手段と、 （ｃ）前記表示制御手段から出力されたデータに基づい
てドット表示を行う表示手段と、 を具備してなるディスプレイ装置。(1) (a) Storage means in which display data and attribute data are stored; (b) If the attribute data read from the storage means is the first data, the storage means at the same time as the attribute data; The display data read out from the means is written into an internal register, and if the attribute data read out from the storage means is second data, the data in the register is stored and retained as is in the same register. , a display control means for outputting data in the register to a display means; and (c) a display means for displaying dots based on the data output from the display control means. （２）前記表示制御手段は、前記アトリビュートデータ
が第３のデータであった場合に、該アトリビュートデー
タと同時に前記記憶手段から読み出された表示データを
前記レジスタ内のデータに代えて前記表示手段へ出力す
ることを特徴とする特許請求の範囲第１項記載のディス
プレイ装置。(2) When the attribute data is third data, the display control means replaces the display data read from the storage means at the same time as the attribute data with the data in the register. 2. The display device according to claim 1, wherein the display device outputs an image to a display device.