JPS62173782A - 光集積回路装置 - Google Patents
光集積回路装置Info
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- JPS62173782A JPS62173782A JP1511086A JP1511086A JPS62173782A JP S62173782 A JPS62173782 A JP S62173782A JP 1511086 A JP1511086 A JP 1511086A JP 1511086 A JP1511086 A JP 1511086A JP S62173782 A JPS62173782 A JP S62173782A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微小な入力信号で、レーザ発光が得られる光
集積回路、装置に関するものである。
集積回路、装置に関するものである。
従来の技術
従来、微小な入力信号で、半導体レーザ素子を駆動する
場合、シリコン集積回路またはディスクリート素子を組
み合わせた回路を用いて行っていた。
場合、シリコン集積回路またはディスクリート素子を組
み合わせた回路を用いて行っていた。
発明が解決しようとする問題点
上記のような技術では、シリコンの移動度が十分に犬き
くないことや、配線による遅延により、立ち上がり、立
ち下がりの連体レーザ駆動電流が得られなかった。その
ため半導体レーザの高速変調性を、充分、生かすことが
できなかった。さらに、この回路には多数の素子が用い
られるため、システムとして大型になった。
くないことや、配線による遅延により、立ち上がり、立
ち下がりの連体レーザ駆動電流が得られなかった。その
ため半導体レーザの高速変調性を、充分、生かすことが
できなかった。さらに、この回路には多数の素子が用い
られるため、システムとして大型になった。
問題点を解決するだめの手段
上記問題点を解決するために、本発明の光集積回路装置
は、ＧａＡｓ半導体基板上に、半導体レーザと１．駆動
回路とが集積化されて構成されている。
は、ＧａＡｓ半導体基板上に、半導体レーザと１．駆動
回路とが集積化されて構成されている。
作 用
この構成によって、駆動回路が、移動度が大きいＧａＡ
ｓを材料として構成されているので、回路素子による遅
延が減少し、また、半導体レーザを含むすべての素子が
同一基板上に作製されているので、素子間隔が極めて小
さく、そのため配線による遅延が減少する。また、同時
にシステムがコンパクト化される。
ｓを材料として構成されているので、回路素子による遅
延が減少し、また、半導体レーザを含むすべての素子が
同一基板上に作製されているので、素子間隔が極めて小
さく、そのため配線による遅延が減少する。また、同時
にシステムがコンパクト化される。
実施例
第１図ａは、本発明の一実施例による光集積回路の外観
図、また同図すは、その断面図である。
図、また同図すは、その断面図である。
チップの大きさは、１０．４Ｘ７ｗｊである。
半導体レーザは、第１図すに示すように、メサストライ
プを持つｐ型ＧａＡｓ層２上に、ふたつのリッジを持つ
電流ブロッキング層（、ｎ型ＧａＡｓ ） ３が設けら
れている。ての構造はＢＴＲ３型半導体レーザとよばれ
ている。そしてこの構造により、ＡｌＧａＡｓ活性層５
の薄膜化（０，１μｍ以下）、および、電流の集中が可
能となる。活性層６の膜厚、活性層５のＡ１組成、発光
端面のコーティング構造（膜厚、多層コート、非対称コ
ート）等によシ、この半導体レーザの特性を変えること
ができる。
プを持つｐ型ＧａＡｓ層２上に、ふたつのリッジを持つ
電流ブロッキング層（、ｎ型ＧａＡｓ ） ３が設けら
れている。ての構造はＢＴＲ３型半導体レーザとよばれ
ている。そしてこの構造により、ＡｌＧａＡｓ活性層５
の薄膜化（０，１μｍ以下）、および、電流の集中が可
能となる。活性層６の膜厚、活性層５のＡ１組成、発光
端面のコーティング構造（膜厚、多層コート、非対称コ
ート）等によシ、この半導体レーザの特性を変えること
ができる。
ここで作製した光集積回路中のＢＴＲ３型半導体レーザ
は、（１）活性層６の膜厚の薄膜化、および、最適な端
面コーティング（前面Ａｌ２Ｏ３膜厚λ／４、後面Ａｌ
２Ｏ３とＳｔの多層コート）を施したＩ （ｈ−３５鯖
、λ＝８３０ｎｍ、Ｐｏｕｔ＝＝４０ｍ’Ｗ （Ｉｏｐ
＝９０ｍＡ）なる超高出力赤外光半導体レーザ。
は、（１）活性層６の膜厚の薄膜化、および、最適な端
面コーティング（前面Ａｌ２Ｏ３膜厚λ／４、後面Ａｌ
２Ｏ３とＳｔの多層コート）を施したＩ （ｈ−３５鯖
、λ＝８３０ｎｍ、Ｐｏｕｔ＝＝４０ｍ’Ｗ （Ｉｏｐ
＝９０ｍＡ）なる超高出力赤外光半導体レーザ。
（２）活性層５（７）Ａ１組成を減らした、■ｔｈ＝４
０己、λ＝７５０ｎｍ、ＰＯｕｔ＝５ｍＷ（Ｉ 。ｐ＝
６５ｍＡ）なる可視光半導体レーザ のいずれかである。
０己、λ＝７５０ｎｍ、ＰＯｕｔ＝５ｍＷ（Ｉ 。ｐ＝
６５ｍＡ）なる可視光半導体レーザ のいずれかである。
このＢＴＲ８型半導体レーザを駆動するＧａＡｓ集積回
路部の等何回路を第２図に示す。ＭＥＳＦＥＴＴｒ
Ｔｒ シミツトキーダイオードＤ１．Ｄ２．Ｄ３およ
び、■Ｓ ＦＥＴ Ｔ ｒ ６ 、 Ｔ ｒ ７． シ
ｇ ７トキーｆ’ｆ 、？ −）’Ｄ４゜Ｄ５． Ｄ６
は、各々、入力信号ｏ、ｏが、ＥＣＬレヘル（パルスＨ
Ｉ で−０，ａＶ 、ＬＯで−１−３Ｖ）、！：：７：
／バチプルになるように変換する回路であり、高速ロジ
ックに対応できる。またＭ Ｅ Ｓ Ｆ Ｅ Ｔ Ｔ
ｒ ３． Ｔ ｒ ４゜Ｔ ｒ ６で、電流切換回路
を構成している。ＶＩＰは、その定電流源用Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ Ｔ ｒ ｓのバイアス電圧を与え、レー
ザが、比較的高出力動作の場合は、−４，ｅｓＶ、比較
的低出力動作の場合は、−５，２Ｖ程度にして、消費電
力の無駄をはぶく。ＭＥＳＦＥＴＴ ｒ ｓは、レーザ
にバイアス電流を与えるものであり、”ＩＢ の値で
、その電流を、０〜４５ ｍＡまで変えることができる
。つまり、あらかじめ、レーザに閘値電流と等しいバイ
アス電流を与えておけば、入力０−０に対して、リニア
にレーザ出力される。
路部の等何回路を第２図に示す。ＭＥＳＦＥＴＴｒ
Ｔｒ シミツトキーダイオードＤ１．Ｄ２．Ｄ３およ
び、■Ｓ ＦＥＴ Ｔ ｒ ６ 、 Ｔ ｒ ７． シ
ｇ ７トキーｆ’ｆ 、？ −）’Ｄ４゜Ｄ５． Ｄ６
は、各々、入力信号ｏ、ｏが、ＥＣＬレヘル（パルスＨ
Ｉ で−０，ａＶ 、ＬＯで−１−３Ｖ）、！：：７：
／バチプルになるように変換する回路であり、高速ロジ
ックに対応できる。またＭ Ｅ Ｓ Ｆ Ｅ Ｔ Ｔ
ｒ ３． Ｔ ｒ ４゜Ｔ ｒ ６で、電流切換回路
を構成している。ＶＩＰは、その定電流源用Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ Ｔ ｒ ｓのバイアス電圧を与え、レー
ザが、比較的高出力動作の場合は、−４，ｅｓＶ、比較
的低出力動作の場合は、−５，２Ｖ程度にして、消費電
力の無駄をはぶく。ＭＥＳＦＥＴＴ ｒ ｓは、レーザ
にバイアス電流を与えるものであり、”ＩＢ の値で
、その電流を、０〜４５ ｍＡまで変えることができる
。つまり、あらかじめ、レーザに閘値電流と等しいバイ
アス電流を与えておけば、入力０−０に対して、リニア
にレーザ出力される。
この光集積回路の作製方法は、第３図ａに示すようにま
ず、半絶縁性基板上１に、ＬＰＥ法または、ＭＯＣＶＤ
法により、ｐ型ＧａＡｓ ２を３μｍ以上成長させる。
ず、半絶縁性基板上１に、ＬＰＥ法または、ＭＯＣＶＤ
法により、ｐ型ＧａＡｓ ２を３μｍ以上成長させる。
この後、キャップ層７まで、順次ＬＰＥ法で成長させる
。次に、第３図すに示すようにドライエッチやケミカル
エッチを、駆使して、ＢＴＲ３型半導体レーザと、電極
用ｐ型ＧａＡｓ層２以外の成長層を除去する。次に第３
図Ｃに示すように除去された半絶縁性基板１にイオン注
入法で、ＳＬ をドープし、活性層１０．１１を作製
する。
。次に、第３図すに示すようにドライエッチやケミカル
エッチを、駆使して、ＢＴＲ３型半導体レーザと、電極
用ｐ型ＧａＡｓ層２以外の成長層を除去する。次に第３
図Ｃに示すように除去された半絶縁性基板１にイオン注
入法で、ＳＬ をドープし、活性層１０．１１を作製
する。
そして、配線用レーザ端面にＳｉＯ□を作製した後、ゲ
ート電極、配線金属を作製して、第１図すに示す光集積
回路は完成する。
ート電極、配線金属を作製して、第１図すに示す光集積
回路は完成する。
次に、この光集積回路の特性の一例として、超高出力赤
外光Ｖ−ザを集積した場合を、第４図に示す。ここで電
源ｖｓｓは−５，２ｖとしだ。バイアス電圧テ、ＶＩＢ
＝ −４，４Ｖ 、 ＶＩＰ ＝ −４，５Ｖ （！
： した時、ＧａＡｓ集積回路部の特性は同図Ａのよう
になる。よって、入力０−６に、振巾１．３ｖの正弦波
を加えると、レーザに流れる電流工りは、オフセット６
５ ｍＡ 、振巾１ａ、 −ｒ ｍＡ の正弦波とな
り、出力レーザ光Ｐ。ｕｔは、オフセット２０ ｍＷ
、振巾１ｓｔｎＷの正弦波となる。ここで、ｖＩＰを小
さくすると、差動増幅回路の利得が減り、Ｂのよう、に
なり、光出力は小さくなる。また、ｖよりを小さくする
と、レーザバイアス電流がヘリ、Ｃのようになり、出力
波形は、歪む。
外光Ｖ−ザを集積した場合を、第４図に示す。ここで電
源ｖｓｓは−５，２ｖとしだ。バイアス電圧テ、ＶＩＢ
＝ −４，４Ｖ 、 ＶＩＰ ＝ −４，５Ｖ （！
： した時、ＧａＡｓ集積回路部の特性は同図Ａのよう
になる。よって、入力０−６に、振巾１．３ｖの正弦波
を加えると、レーザに流れる電流工りは、オフセット６
５ ｍＡ 、振巾１ａ、 −ｒ ｍＡ の正弦波とな
り、出力レーザ光Ｐ。ｕｔは、オフセット２０ ｍＷ
、振巾１ｓｔｎＷの正弦波となる。ここで、ｖＩＰを小
さくすると、差動増幅回路の利得が減り、Ｂのよう、に
なり、光出力は小さくなる。また、ｖよりを小さくする
と、レーザバイアス電流がヘリ、Ｃのようになり、出力
波形は、歪む。
本実施例の光集積回路装置に集積されたＢＴＲ３型半導
体レーザは、高効率・高信頼なため、５゜’Ｃ、４０ｍ
Ｗ のＡＰＣ動作寿命試験で、１０００時間以上、動作
！圧（０、Ｏ、Ｖより、Ｖｌｐ） ノに化は見られなか
った。
体レーザは、高効率・高信頼なため、５゜’Ｃ、４０ｍ
Ｗ のＡＰＣ動作寿命試験で、１０００時間以上、動作
！圧（０、Ｏ、Ｖより、Ｖｌｐ） ノに化は見られなか
った。
発明の効果
本発明は、ＧａＡｓの集積回路であるので周波数特性に
優れ、２ＧＨｚの入力信号まで、レーザ出力光の応答が
ある。さらに、ひとつの基板内に、レーザおよび、駆動
回路が集積されているため、非常に小型であり、また、
素子配線等を必要とせず、組立工程数が減る。以上によ
り、例えば、ＬＡＮ等における通信用発光部、光ディス
クにおける書き込み、読み取り用レーザ部、小型ＣＤプ
レーヤにおけるレーザ発光部、等に大いに利用できる。
優れ、２ＧＨｚの入力信号まで、レーザ出力光の応答が
ある。さらに、ひとつの基板内に、レーザおよび、駆動
回路が集積されているため、非常に小型であり、また、
素子配線等を必要とせず、組立工程数が減る。以上によ
り、例えば、ＬＡＮ等における通信用発光部、光ディス
クにおける書き込み、読み取り用レーザ部、小型ＣＤプ
レーヤにおけるレーザ発光部、等に大いに利用できる。
このように、本発明が、半導体レーザを使用した機器に
及ぼす影響は犬である。
及ぼす影響は犬である。
第１図ａは、本発明の一実施例における光集積回路の外
観図、同図すは、その断面図、第２図は、本発明の光集
積回路の等価回路図、第３図は、本発明の光集積回路の
作製工程の一部を示す断面図。 第４図は、本発明の光集積回路の特性図である。 １・・・・・・ＧａＡｓ半絶縁性基板、２・・・・・・
ｐ型ＧａＡｓ成長層、３・・・・・・ｎ型ＧａＡｓ電流
ブロック層、４・・・・・ｐ型ＡＩ ＧａＡｓ第１クラ
ッド層、Ｓ・・・・・・ＡＩ ＧａＡｓ活性層、６・・
・・・・ｎ型ＡｌＧａＡｓ第２クラッド層、７・・・・
・・ｎ型ＡｌＧａＡｓキャップ層、８・・・・・・ｎ型
電極、９・・・・・・ｐ型電極、１０・・・・・・ＭＥ
ＳＦＥＴ活性層、１１・・・・・・ショットキーダイオ
ード活性層、１２．１４・・・・・ドレイン電極、ソー
ス電極、１３・・・・・・ゲート電極、１６・・・・・
・ショットキー電極、１６・・川・ｎ型電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１゛
−（ｒＪｓＦｌｆ−＊諷４ｕ ２−−− Ｐ −ＧｃＬＡｓ ｋ ＆−１１３−−−デ
ーＬ電熟し くｎ、］ ＧｃＬＡ５ｉＣｆｆ＃
観図、同図すは、その断面図、第２図は、本発明の光集
積回路の等価回路図、第３図は、本発明の光集積回路の
作製工程の一部を示す断面図。 第４図は、本発明の光集積回路の特性図である。 １・・・・・・ＧａＡｓ半絶縁性基板、２・・・・・・
ｐ型ＧａＡｓ成長層、３・・・・・・ｎ型ＧａＡｓ電流
ブロック層、４・・・・・ｐ型ＡＩ ＧａＡｓ第１クラ
ッド層、Ｓ・・・・・・ＡＩ ＧａＡｓ活性層、６・・
・・・・ｎ型ＡｌＧａＡｓ第２クラッド層、７・・・・
・・ｎ型ＡｌＧａＡｓキャップ層、８・・・・・・ｎ型
電極、９・・・・・・ｐ型電極、１０・・・・・・ＭＥ
ＳＦＥＴ活性層、１１・・・・・・ショットキーダイオ
ード活性層、１２．１４・・・・・ドレイン電極、ソー
ス電極、１３・・・・・・ゲート電極、１６・・・・・
・ショットキー電極、１６・・川・ｎ型電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１゛
−（ｒＪｓＦｌｆ−＊諷４ｕ ２−−− Ｐ −ＧｃＬＡｓ ｋ ＆−１１３−−−デ
ーＬ電熟し くｎ、］ ＧｃＬＡ５ｉＣｆｆ＃
Claims (3)
- （１）同一基板上に半導体レーザ発光部、ショットキ接
合電界効果トランジスタおよびショットキダイオードか
ら構成されるレーザ駆動用回路部が形成されていること
を特徴とする光集積回路装置。 - （２）半導体レーザ発光部は、導電性エピタキシャル層
上に、電流ブロック層、第１クラッド層、活性層、第２
クラッド層およびキャップ層が順次形成されるとともに
前記ブロック層上には、ふたつのリッジが設けられてお
り、両リッジ間の間隙を通してのみ電流注入が可能な構
造を有することを特徴とする特許請求の範囲第１項記載
の光集積回路装置。 - （３）レーザ駆動用回路部は、ＥＣＬレベルの入力信号
を所望の信号レベルに変換可能な入力信号変換回路、お
よび、利得可変な差動増幅回路、および、レーザに一定
電流を流し得るバイアス回路を有していることを特徴と
する特許請求の範囲第１項記載の光集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1511086A JPS62173782A (ja) | 1986-01-27 | 1986-01-27 | 光集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1511086A JPS62173782A (ja) | 1986-01-27 | 1986-01-27 | 光集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62173782A true JPS62173782A (ja) | 1987-07-30 |
Family
ID=11879689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1511086A Pending JPS62173782A (ja) | 1986-01-27 | 1986-01-27 | 光集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62173782A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8274733B2 (en) * | 2007-03-26 | 2012-09-25 | Fujitsu Limited | Semiconductor optical amplification module, optical matrix switching device, and drive circuit |
-
1986
- 1986-01-27 JP JP1511086A patent/JPS62173782A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8274733B2 (en) * | 2007-03-26 | 2012-09-25 | Fujitsu Limited | Semiconductor optical amplification module, optical matrix switching device, and drive circuit |
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