JPS62166419A - 多周波クロック発生装置 - Google Patents
多周波クロック発生装置Info
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- JPS62166419A JPS62166419A JP61274258A JP27425886A JPS62166419A JP S62166419 A JPS62166419 A JP S62166419A JP 61274258 A JP61274258 A JP 61274258A JP 27425886 A JP27425886 A JP 27425886A JP S62166419 A JPS62166419 A JP S62166419A
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- 238000005516 engineering process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、計算回路のためのクロック信号の発生に関し
、さらに詳しくは、多周波数クロッキング信号の発生に
関する。
、さらに詳しくは、多周波数クロッキング信号の発生に
関する。
B、従来技術およびその問題点
コンピュータおよび処理回路は、クロッキング信号を使
って内部回路の動作を同期づける。処理回路が現実にデ
ータを処理中であれ入力の待機中であれ、クロッキング
信号は常に存在する。時期時の間、処理回路の通常動作
は電力の浪費に終わる。これは、電池のように電力源が
固定された処理回路では特に不利である。
って内部回路の動作を同期づける。処理回路が現実にデ
ータを処理中であれ入力の待機中であれ、クロッキング
信号は常に存在する。時期時の間、処理回路の通常動作
は電力の浪費に終わる。これは、電池のように電力源が
固定された処理回路では特に不利である。
ポータプルな計算器では、電池の電力を使う処理回路が
普通である。電池の電力を節約する1つの技術が、[4
モードのマイクロコンピュータの電力節約操作」という
名称の米国特許第4317181号明細書に含まれてい
る。それによれば、電力がメモリに接続されたある特定
の回路に向けて維持される間、クロックド・ロジックを
オフにする手段が開示されている。関連する米国特許第
4409665号明細書では、活動しない間、定義済出
力ロジック・レベルに強制的に向けられるロジックを含
むプロセッサ回路が開示されているロジックがこの定義
済出力ロジック・レベルにあると、電力の消費は減少す
る。
普通である。電池の電力を節約する1つの技術が、[4
モードのマイクロコンピュータの電力節約操作」という
名称の米国特許第4317181号明細書に含まれてい
る。それによれば、電力がメモリに接続されたある特定
の回路に向けて維持される間、クロックド・ロジックを
オフにする手段が開示されている。関連する米国特許第
4409665号明細書では、活動しない間、定義済出
力ロジック・レベルに強制的に向けられるロジックを含
むプロセッサ回路が開示されているロジックがこの定義
済出力ロジック・レベルにあると、電力の消費は減少す
る。
同じタイプの技術は、米国特許第4317180号明細
書にも開示されている。
書にも開示されている。
−2=
[タイム・キーパ−と計算器の低電力消費機構との結合
」という名称の米国特許第4218876号明細書では
、計算器が1つの特定モードにあるとき、クロッキング
信号が修正されて付加的な信号が発生される二重モード
計算器が開示されている。
」という名称の米国特許第4218876号明細書では
、計算器が1つの特定モードにあるとき、クロッキング
信号が修正されて付加的な信号が発生される二重モード
計算器が開示されている。
「電池で作動するマイクロプロセッサ・ベース・システ
ムにおける電力消費を減少させる回路」という名称の米
国特許第42031−53号明細書では、予定した時間
間隔の間、マイクロプロセッサと電池源の接続を切り離
す回路が開示されている。
ムにおける電力消費を減少させる回路」という名称の米
国特許第42031−53号明細書では、予定した時間
間隔の間、マイクロプロセッサと電池源の接続を切り離
す回路が開示されている。
電力消費を削減するために、クロック周波数を遅くする
ことが考えられるが、その場合に問題となるのは、周波
数を変更する際にグリッチが生じることである。
ことが考えられるが、その場合に問題となるのは、周波
数を変更する際にグリッチが生じることである。
C0問題点を解決するための手段
本発明によるクロッキング回路は、第1の周波数でクロ
ック信号を発生するとともに、さらに変更信号に応答し
て、クロック信号の周波数を他のいくつかの選択された
周波数のうちの1つに変更する。さらに、この回路は、
選択される周波数を指示する第2の回路に接続される。
ック信号を発生するとともに、さらに変更信号に応答し
て、クロック信号の周波数を他のいくつかの選択された
周波数のうちの1つに変更する。さらに、この回路は、
選択される周波数を指示する第2の回路に接続される。
好適な実施例では、クロッキング回路がプロセッサに接
続される。クロッキング回路の出力するクロッキング信
号は、プロセッサによって、プロセッサ動作を制御する
のに用いられる。クロッキング回路は、クロッキング信
号レジスタと周波数発生器とに接続されるクロッキング
制御回路を含む。周波数発生器は、発振器および各自が
固有の周波数を持ついくつかの信号を出力する分周器を
含む。クロック回路レジスタはプロセッサに接続されて
、プロセッサからのデータと割込みを受は取る。クロッ
ク制御回路は、クロック・レジスタと周波数発生器の両
方に接続され、クロック・レジスタからの入力に従って
クロック信号の周波数を変更する。しかしながら、この
ような変更は、所定間隔の時間帯でのみ行われる。
続される。クロッキング回路の出力するクロッキング信
号は、プロセッサによって、プロセッサ動作を制御する
のに用いられる。クロッキング回路は、クロッキング信
号レジスタと周波数発生器とに接続されるクロッキング
制御回路を含む。周波数発生器は、発振器および各自が
固有の周波数を持ついくつかの信号を出力する分周器を
含む。クロック回路レジスタはプロセッサに接続されて
、プロセッサからのデータと割込みを受は取る。クロッ
ク制御回路は、クロック・レジスタと周波数発生器の両
方に接続され、クロック・レジスタからの入力に従って
クロック信号の周波数を変更する。しかしながら、この
ような変更は、所定間隔の時間帯でのみ行われる。
クロック制御回路が出力するクロック信号の現実の周波
数は、クロック・レジスタのデータの内容によって決ま
る。クロック・レジスタは、プロセッサから来るデータ
・バスから入力を受は取る。
数は、クロック・レジスタのデータの内容によって決ま
る。クロック・レジスタは、プロセッサから来るデータ
・バスから入力を受は取る。
加えて、プロセッサからの割込みまたは直接メモリ・ア
クセスの要求の発生に応答して、このレジスタの1ビッ
ト位置がセットされる。
クセスの要求の発生に応答して、このレジスタの1ビッ
ト位置がセットされる。
動作時に、プhセッサはデータ・バスを通じてクロック
制御回路、を指図し、遅いクロック周波数を出力させる
ことができる。これは、プロセッサが特定のデータをク
ロック・レジスタにロードすることにより、達成される
。クロック・レジスタの出力はクロック制御回路に入力
される。クロック制御回路は、周波数発生器から出力さ
れる信号周波数のうちの適当なものを選択する。遅いク
ロック速度でプロセッサを動作させると、電力消費が減
少する。割込みまたは直接メモリ・アクセス要求を受は
取ると、クロック・レジスタの1ビット位置の内容が自
動的にゼロにセットされる。このゼロがクロック制御回
路に入力されると、該回路によってクロック信号が通常
の動作周波数で出力される。このようなりロッキング回
路を実現すると、プロセッサの動作速度がプログラム可
能となる一方、割込みまたは直接メモリ・アクセスの要
求のような事象が生じると、プロセッサの動作速度を通
常のものにすることができる。
制御回路、を指図し、遅いクロック周波数を出力させる
ことができる。これは、プロセッサが特定のデータをク
ロック・レジスタにロードすることにより、達成される
。クロック・レジスタの出力はクロック制御回路に入力
される。クロック制御回路は、周波数発生器から出力さ
れる信号周波数のうちの適当なものを選択する。遅いク
ロック速度でプロセッサを動作させると、電力消費が減
少する。割込みまたは直接メモリ・アクセス要求を受は
取ると、クロック・レジスタの1ビット位置の内容が自
動的にゼロにセットされる。このゼロがクロック制御回
路に入力されると、該回路によってクロック信号が通常
の動作周波数で出力される。このようなりロッキング回
路を実現すると、プロセッサの動作速度がプログラム可
能となる一方、割込みまたは直接メモリ・アクセスの要
求のような事象が生じると、プロセッサの動作速度を通
常のものにすることができる。
D、実施例
データ・プロセッサの作動時の電力消費は、プロセッサ
が電池等の固定された電力供給装置に接続されるとき、
重要になる。CMOs技術とともに生じたプロセッサの
電力消耗は、発生する論理状態の遷移数と直接に関係す
る。論理状態の遷移数が多くなるほど、消費される電力
量は多くなる。
が電池等の固定された電力供給装置に接続されるとき、
重要になる。CMOs技術とともに生じたプロセッサの
電力消耗は、発生する論理状態の遷移数と直接に関係す
る。論理状態の遷移数が多くなるほど、消費される電力
量は多くなる。
論理状態の遷移数を減らす1一つの方法は、プロセッサ
が休んでいる、つまりキーボード入力を待っているとき
のような適当な時間に、プロセッサ・システム・クロッ
ク周波数を遅くすることである。
が休んでいる、つまりキーボード入力を待っているとき
のような適当な時間に、プロセッサ・システム・クロッ
ク周波数を遅くすることである。
ある実現手段では、システム割込み(T’NT)、マス
ク不能(ノン・マスカブル、NMI)、または直接メモ
リ・アクセス(DMA)要求が生じるまで、プロセッサ
・システム・クロックを完全にシャットオフすることが
できる。前記システム割込み等の事態が生じると、プロ
セッサが通常の動作速度で動作するように、プロセッサ
・システム・クロックは通常周波数で動作しなければな
らない。
ク不能(ノン・マスカブル、NMI)、または直接メモ
リ・アクセス(DMA)要求が生じるまで、プロセッサ
・システム・クロックを完全にシャットオフすることが
できる。前記システム割込み等の事態が生じると、プロ
セッサが通常の動作速度で動作するように、プロセッサ
・システム・クロックは通常周波数で動作しなければな
らない。
信号周波数が変化する場合、無効であるクロック・ハイ
の時間が生じたり、無効であるクロック・ロウの時間が
生・しることのないようにしなければならない。換言す
れば、周波数が変化しても結果として生じるクロック信
号は、プロセッサについて指定される通りの、最小限の
クロック・ハイ時間または最小限のクロック・ロウ時間
を提供しなければならない。好適な実施例では、プロセ
ッサがT(arrisすなわちIntel 80 C8
8CMOSマイクロプロセッサ(商品名)である。この
マイクロプロセッサの仕様書を参照すると、最小限クロ
ック・ロウ時間は11.8 +1秒であり、最小限のク
ロック・ハイ時間は69+1秒である。
の時間が生じたり、無効であるクロック・ロウの時間が
生・しることのないようにしなければならない。換言す
れば、周波数が変化しても結果として生じるクロック信
号は、プロセッサについて指定される通りの、最小限の
クロック・ハイ時間または最小限のクロック・ロウ時間
を提供しなければならない。好適な実施例では、プロセ
ッサがT(arrisすなわちIntel 80 C8
8CMOSマイクロプロセッサ(商品名)である。この
マイクロプロセッサの仕様書を参照すると、最小限クロ
ック・ロウ時間は11.8 +1秒であり、最小限のク
ロック・ハイ時間は69+1秒である。
本発明の回路によれば、プロセッサが通常よりも遅いク
ロック周波数を指定できるとともに、割込みやDMA要
求のような事象が生じると、クロック周波数が通常の動
作周波数に戻ることを保障できる。さらに、本発明によ
れば、最小限のクロツク・ハイおよび最小限のクロック
・ロウの指定値に従うように、クロック周波数の遷移が
行われる。
ロック周波数を指定できるとともに、割込みやDMA要
求のような事象が生じると、クロック周波数が通常の動
作周波数に戻ることを保障できる。さらに、本発明によ
れば、最小限のクロツク・ハイおよび最小限のクロック
・ロウの指定値に従うように、クロック周波数の遷移が
行われる。
第1図は、プロセッサ10(実施例では80C88)に
接続した本発明のクロッキング回路のブロック図である
。本発明のクロッキング回路は、クロック・レジスタ3
0、周波数発生器50およびクロック制御回路4.0を
含む。クロック制御回路40はクロック信号を回路62
に出力する。該信号は、プロセッサ10に入力される。
接続した本発明のクロッキング回路のブロック図である
。本発明のクロッキング回路は、クロック・レジスタ3
0、周波数発生器50およびクロック制御回路4.0を
含む。クロック制御回路40はクロック信号を回路62
に出力する。該信号は、プロセッサ10に入力される。
このクロック信号が、プロセッサ10のためのシステム
・クロックである。プロセッサ1.0はクロック・レジ
スタ30と相互に接続されており1回線62のクロック
信号の速度を制御する。
・クロックである。プロセッサ1.0はクロック・レジ
スタ30と相互に接続されており1回線62のクロック
信号の速度を制御する。
クロック・レジスタ30は、データ・バス12、レジス
タ制御回線14、およびプロセッサ事象回線16.18
.20を含む。データ・バス12は3個のD型フリップ
・フロップ24.26.28に接続されている。レジス
タ制御回線14は、フリップ・フロップ24.26.2
8へのクロツキング入力にも接続されている。回線16
.18.20上の外部事象は、それぞれDMA要求(D
MA)、マスク不能割込み(NMI)、および割込み(
INT)を含む。回線16.18.20はORゲート2
2に入力され、その出力は回線38を経てフリップ・フ
ロップ24のリセット入力に導かれる。フリップ・フロ
ップ24.26.28の出力は、図示するようにそれぞ
れ回線32.34.36を経てクロック制御回路40に
導かれる。動作時に、プロセッサ1oは、データ・バス
12を通じて3個のフリップ・フロップ24.26.2
8に入力値を与える。レジスタ制御回線14は、クロッ
キング制御信号を含む。なお、該信号の一例は、データ
・バス12がフリップ・フロップ24.26.28への
D入力をロードできるようにする■/○書込み信号であ
る。外部事象の何れか1つ、つまりDMA要求、NMI
またはINTが生じると、ORゲート22の出力はフリ
ップ・フロップ24の出力をOにリセットする。
タ制御回線14、およびプロセッサ事象回線16.18
.20を含む。データ・バス12は3個のD型フリップ
・フロップ24.26.28に接続されている。レジス
タ制御回線14は、フリップ・フロップ24.26.2
8へのクロツキング入力にも接続されている。回線16
.18.20上の外部事象は、それぞれDMA要求(D
MA)、マスク不能割込み(NMI)、および割込み(
INT)を含む。回線16.18.20はORゲート2
2に入力され、その出力は回線38を経てフリップ・フ
ロップ24のリセット入力に導かれる。フリップ・フロ
ップ24.26.28の出力は、図示するようにそれぞ
れ回線32.34.36を経てクロック制御回路40に
導かれる。動作時に、プロセッサ1oは、データ・バス
12を通じて3個のフリップ・フロップ24.26.2
8に入力値を与える。レジスタ制御回線14は、クロッ
キング制御信号を含む。なお、該信号の一例は、データ
・バス12がフリップ・フロップ24.26.28への
D入力をロードできるようにする■/○書込み信号であ
る。外部事象の何れか1つ、つまりDMA要求、NMI
またはINTが生じると、ORゲート22の出力はフリ
ップ・フロップ24の出力をOにリセットする。
周波数発生器50は発振器52からなる。発振器52の
出力は、回線54を通じて3分周回路56に導かれる。
出力は、回線54を通じて3分周回路56に導かれる。
3分周回路56は、回線46を通じてクロック制御回路
40と別の分周回路60に周波数信号を出力する。分周
回路60は、2つの信号をそれぞれ回線42.44に出
力する。実施例において、発振器52の生成する信号の
周波数は14.318メガヘルツである。この信号は回
線54で3分周回路56へ導かれる。2分周回路56は
回線46に4.773メガヘルツの信号を出力するが、
これは元の信号の33%のデユーティ・サイクルを持つ
信号である。分周回路60は、16分周出力と4分周量
□力を含むので、回線42には0.298メガヘルツの
信号が生じ、回線44には1.193メガヘルツの信号
が生じる。局発数発生器50にはさらに回線48が含ま
れるが、これは接地されてOヘルツの信号を生成する。
40と別の分周回路60に周波数信号を出力する。分周
回路60は、2つの信号をそれぞれ回線42.44に出
力する。実施例において、発振器52の生成する信号の
周波数は14.318メガヘルツである。この信号は回
線54で3分周回路56へ導かれる。2分周回路56は
回線46に4.773メガヘルツの信号を出力するが、
これは元の信号の33%のデユーティ・サイクルを持つ
信号である。分周回路60は、16分周出力と4分周量
□力を含むので、回線42には0.298メガヘルツの
信号が生じ、回線44には1.193メガヘルツの信号
が生じる。局発数発生器50にはさらに回線48が含ま
れるが、これは接地されてOヘルツの信号を生成する。
動作時に、回線32.34.36のクロック・レジスタ
30のデータは、クロック制御回路40に対して、回線
42.44.46または48の周波数信号の1つをクロ
ック信号として回線62に出力することを命じる。
30のデータは、クロック制御回路40に対して、回線
42.44.46または48の周波数信号の1つをクロ
ック信号として回線62に出力することを命じる。
実施例において、通常動作クロック周波数は、回線46
に出力される4、773メガヘルツである。回線42.
44の遅い周波数は、この通常動作周波数の整分数・(
整数分の−)である。
に出力される4、773メガヘルツである。回線42.
44の遅い周波数は、この通常動作周波数の整分数・(
整数分の−)である。
動作時に、プロセッサ10は、データ・バス12を使っ
て適当な入力をクロック・レジスタ30に与えることに
より、遅いクロック速度を指定できる。この入力はクロ
ック制御回路40に与えられ、回線62のクロック信号
として遅い周波数信号を指定する。回線16.18また
は2oの外部事象の何れかが生じると、クロック制御回
路40が回線46からのクロック信号を回線62へ出力
するように、クロック・レジスタ30の出力が変化する
。
て適当な入力をクロック・レジスタ30に与えることに
より、遅いクロック速度を指定できる。この入力はクロ
ック制御回路40に与えられ、回線62のクロック信号
として遅い周波数信号を指定する。回線16.18また
は2oの外部事象の何れかが生じると、クロック制御回
路40が回線46からのクロック信号を回線62へ出力
するように、クロック・レジスタ30の出力が変化する
。
第2図は、クロック制御回路40の概略図である。回線
32.34.36は2つのNORゲート64.66の入
力側に接続される。NORゲート64.66の出力は、
それぞれ回線65.67を経て2つのラッチ68.70
へ導かれる。回線32」二のフリップ・フロップ24
(第1図参照)からの信号は、NORゲート64.66
の両方に入力される。したがって、外部事象、つまりD
MA要求が生じたり、INTまたはNMI信号が生じた
りすると、ラッチ68.70の両方にそれぞれ回線65
.67を経て“1−”が入力されることになる。ラッチ
68.70の出力はそれぞれ回線69.71を経てフリ
ップ・・フロップ74.76へ導かれる。フリップ・フ
ロップ74.76の出力は、それぞれ回線75.77を
経てマルチプレクサ・スイッチ78へ導かれる。マルチ
プレクサ・スイッチ78は、4対1マルチプレクサ80
に接続されている。該マルチプレクサ80は、回線62
を4本の入力回線42.44.46.48の1本と接続
し、適当な周波数でクロック信号を与える。言い換える
と、フリップ・フロップ74.76からの2桁の2進ビ
ツト出力は、入力回線42.44.46.48の1つを
クロック信号として指定する。
32.34.36は2つのNORゲート64.66の入
力側に接続される。NORゲート64.66の出力は、
それぞれ回線65.67を経て2つのラッチ68.70
へ導かれる。回線32」二のフリップ・フロップ24
(第1図参照)からの信号は、NORゲート64.66
の両方に入力される。したがって、外部事象、つまりD
MA要求が生じたり、INTまたはNMI信号が生じた
りすると、ラッチ68.70の両方にそれぞれ回線65
.67を経て“1−”が入力されることになる。ラッチ
68.70の出力はそれぞれ回線69.71を経てフリ
ップ・・フロップ74.76へ導かれる。フリップ・フ
ロップ74.76の出力は、それぞれ回線75.77を
経てマルチプレクサ・スイッチ78へ導かれる。マルチ
プレクサ・スイッチ78は、4対1マルチプレクサ80
に接続されている。該マルチプレクサ80は、回線62
を4本の入力回線42.44.46.48の1本と接続
し、適当な周波数でクロック信号を与える。言い換える
と、フリップ・フロップ74.76からの2桁の2進ビ
ツト出力は、入力回線42.44.46.48の1つを
クロック信号として指定する。
回線62のクロック信号出力が最小限のクロック・ハイ
時間および最小限のクロック・ロウ時間を与えることを
保証するために、クロック制御回路40には付加的な回
路が含まれている。この回路は、図示されるようにNO
Rゲート72とインバータ82を含むゎ特に、回線44
がインバータ82の入力側に接続されている。インバー
タ82の出力する反転された信号は、回線44′を通じ
てラッチ68.70へ与えられる。回線44′の信号は
、回線44の1.193メガヘルツの信号が負である間
、回線65.67からの入力を、それぞれラッチ68.
70ヘラツチする。回線44のこの信号は1回線69.
71のラッチ68.70の出力が、適当な間隔の時間帯
で一定に保たれることを保証する。
時間および最小限のクロック・ロウ時間を与えることを
保証するために、クロック制御回路40には付加的な回
路が含まれている。この回路は、図示されるようにNO
Rゲート72とインバータ82を含むゎ特に、回線44
がインバータ82の入力側に接続されている。インバー
タ82の出力する反転された信号は、回線44′を通じ
てラッチ68.70へ与えられる。回線44′の信号は
、回線44の1.193メガヘルツの信号が負である間
、回線65.67からの入力を、それぞれラッチ68.
70ヘラツチする。回線44のこの信号は1回線69.
71のラッチ68.70の出力が、適当な間隔の時間帯
で一定に保たれることを保証する。
NORゲート72の入力側は回線42.44.46と接
続されており、その出力は回線73を通じてフリップ・
フロップ74.76に入力されるクロッキング信号とな
る。このような回路配置により、マルチプレクサ80が
1つの周波数から別の周波数へ変化できるようになるま
で、すべての=13− 周波数入力信号は同じ遷移状態にあることになる。
続されており、その出力は回線73を通じてフリップ・
フロップ74.76に入力されるクロッキング信号とな
る。このような回路配置により、マルチプレクサ80が
1つの周波数から別の周波数へ変化できるようになるま
で、すべての=13− 周波数入力信号は同じ遷移状態にあることになる。
第3図は、回線46の4.773メガヘルツ信号、回線
44の1.i9aメガヘルツ信号、回線42の0.29
8メガヘルツ信号、回線44′の反転された1、193
メガヘルツ信号、および回線73の信号を示すタイミン
グ図である。前述のように、回線44′の信号は、第3
図に示される時間にラッチ68.70の内容が一定に保
たれることを保証する。この時間に、2つの正のパルス
84.86が回線73へ出力される。パルス84.86
によって、回線69.71からの信号がフリップ・フロ
ップ74.76への入力としてクロック・インされる。
44の1.i9aメガヘルツ信号、回線42の0.29
8メガヘルツ信号、回線44′の反転された1、193
メガヘルツ信号、および回線73の信号を示すタイミン
グ図である。前述のように、回線44′の信号は、第3
図に示される時間にラッチ68.70の内容が一定に保
たれることを保証する。この時間に、2つの正のパルス
84.86が回線73へ出力される。パルス84.86
によって、回線69.71からの信号がフリップ・フロ
ップ74.76への入力としてクロック・インされる。
その結果、回線75.77上の出力は、それぞれ遷移可
能になる。このように、回線44′の信号は、ラッチ6
8.70の出力がラッチ74.76へ入力としてクロッ
クされるまで、該出力を一定に保ち、安定化させる。加
えて、回線73のクロッキング信号により、回線42.
44.46.48の信号がすべてロウであるときだけ、
マルチプレクサ・セレクタ入力である。フリップ・フロ
ップ74.76の出力が遷移する。
能になる。このように、回線44′の信号は、ラッチ6
8.70の出力がラッチ74.76へ入力としてクロッ
クされるまで、該出力を一定に保ち、安定化させる。加
えて、回線73のクロッキング信号により、回線42.
44.46.48の信号がすべてロウであるときだけ、
マルチプレクサ・セレクタ入力である。フリップ・フロ
ップ74.76の出力が遷移する。
この結果、マルチプレクサ・スイッチングのグリッチが
、クロック信号回線62へ伝播することが避けられる。
、クロック信号回線62へ伝播することが避けられる。
このように、回線44′および73の信号は、回線32
.34.36からの入力および遷移、または回線42.
44.46もしくは48上の信号の遷移によりクロック
信号回線62にグリッチが生じることのないよう保証す
る。
.34.36からの入力および遷移、または回線42.
44.46もしくは48上の信号の遷移によりクロック
信号回線62にグリッチが生じることのないよう保証す
る。
E6発明の効果
本発明の多周波クロック発生装置によれば、複数のクロ
ック信号周波数の1つを別のものに変更する際、グリッ
チが生じないようにすることができる。
ック信号周波数の1つを別のものに変更する際、グリッ
チが生じないようにすることができる。
第1図は、プロセッサに接続されたクロッキング回路の
ブロック図である。 第2図は、クロック制御回路の概略図である。 第3図は、クロッキング制御回路の内部信号のタイミン
グ図である。 =15=
ブロック図である。 第2図は、クロック制御回路の概略図である。 第3図は、クロッキング制御回路の内部信号のタイミン
グ図である。 =15=
Claims (1)
- 【特許請求の範囲】 第1の周波数でクロック信号を発生させるとともに、変
更信号に応答して、所定間隔の時間帯でのみ、前記第1
の周波数のクロック信号を複数の選択可能な周波数のう
ちの指定された周波数のクロック信号に変更して発生さ
せるクロック信号発生手段と、 前記選択可能な周波数を指定する手段と からなる多周波クロック発生装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US82045486A | 1986-01-17 | 1986-01-17 | |
US820454 | 1986-01-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62166419A true JPS62166419A (ja) | 1987-07-22 |
JPH0458048B2 JPH0458048B2 (ja) | 1992-09-16 |
Family
ID=25230799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61274258A Granted JPS62166419A (ja) | 1986-01-17 | 1986-11-19 | 多周波クロック発生装置 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0242010B1 (ja) |
JP (1) | JPS62166419A (ja) |
AR (1) | AR247033A1 (ja) |
BR (1) | BR8606306A (ja) |
DE (1) | DE3779688T2 (ja) |
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EP0242010A1 (en) | 1987-10-21 |
BR8606306A (pt) | 1987-10-06 |
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