JPS62165329A - Manufacture of semiconductor integrated circuit device - Google Patents
Manufacture of semiconductor integrated circuit deviceInfo
- Publication number
- JPS62165329A JPS62165329A JP61004904A JP490486A JPS62165329A JP S62165329 A JPS62165329 A JP S62165329A JP 61004904 A JP61004904 A JP 61004904A JP 490486 A JP490486 A JP 490486A JP S62165329 A JPS62165329 A JP S62165329A
- Authority
- JP
- Japan
- Prior art keywords
- main surface
- region
- film
- semiconductor substrate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 239000011229 interlayer Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、フォトレジスト膜でマスクを形成する工程を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and is particularly effective when applied to a semiconductor integrated circuit device having a process of forming a mask with a photoresist film. It's about technology.
半導体集積回路装置の製造工程には、導電膜や絶縁膜の
エツチング又は不純物の導入、拡散を行うマスク形成工
程が必要とされている。例えば、アルミニウム配線を形
成するマスクは、次のように形成される。アルミニウム
膜上にフオトレジスト(感光性樹脂)膜を塗布する。こ
の後、フォトレジスト膜をレチクルで露光し、現像を施
して露光されない部分又は露光された部分でマスクを形
成する。The manufacturing process of semiconductor integrated circuit devices requires a mask forming process for etching conductive films and insulating films, or introducing and diffusing impurities. For example, a mask for forming aluminum wiring is formed as follows. A photoresist (photosensitive resin) film is applied on the aluminum film. Thereafter, the photoresist film is exposed with a reticle and developed to form a mask in the unexposed or exposed areas.
なお、露光(光りソグラフイ)技術については、例えば
、株式会社サイエンスフォーラムr超LSIデバイスハ
ンドブック」発行日昭和58年11月28日、p139
〜P143に記載されている。Regarding exposure (light lithography) technology, for example, see Science Forum Co., Ltd.'s Ultra LSI Device Handbook, published on November 28, 1980, p.139.
- It is described in P143.
本発明者は、前述のマスク形成工程において。 In the above-mentioned mask forming process, the inventor of the present invention
次のような問題点が生じることを見出した。It has been found that the following problems arise.
前記アルミニウム膜上に塗布されるフォトレジスト膜は
1部分的に標高差(基板からのフォトレジスト膜の高さ
の差)を生じる。すなわち、フォトレジスト膜は、その
下地に半導体素子が密に配置される領域又は導電膜や絶
縁膜の膜数が多い領域(以下、実領域という)が、゛そ
の下地に半導体素子が疎に配置される領域又は膜数が少
ない領域(以下、疎領域という)に比べて高くなる。こ
れは、膜露光に際して、フォトレジストが焦点深度(焦
点面から光軸方向にフォトレジスト膜がずれてもパター
ンが解像可能な許容範囲)外に形成される。このため、
フォトレジスト膜上に所望のパターンが解像されない部
分が生じるので、マスク不良によって製造上の歩留りが
低下する。この問題点は、高集積化で焦点深度が小さく
なるにつれて顕著に生じる。The photoresist film coated on the aluminum film partially has an elevation difference (difference in height of the photoresist film from the substrate). In other words, in a photoresist film, an area where semiconductor elements are densely arranged on the underlying layer or an area with a large number of conductive films or insulating films (hereinafter referred to as the actual area) is different from an area where semiconductor elements are arranged sparsely on the underlying layer. This is higher than areas where the number of films is reduced or areas where the number of films is small (hereinafter referred to as sparse areas). This is because, during film exposure, the photoresist is formed outside the depth of focus (an allowable range in which a pattern can be resolved even if the photoresist film deviates from the focal plane in the optical axis direction). For this reason,
Since there are portions on the photoresist film where the desired pattern is not resolved, the manufacturing yield is reduced due to mask defects. This problem becomes more noticeable as the depth of focus becomes smaller due to higher integration.
本発明の目的は、半導体集積回路装置の製造上の歩留り
を向上することが可能な技術を提供することにある。An object of the present invention is to provide a technique that can improve the manufacturing yield of semiconductor integrated circuit devices.
本発明の他の目的は、半導体集積回路装置の製造上の歩
留りを向上し、かつ高集積化が可能な技術を提供するこ
とにある。Another object of the present invention is to provide a technology that improves the manufacturing yield of semiconductor integrated circuit devices and enables high integration.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
所定の導電膜又は絶縁膜上にフォトレジスト膜を塗布し
、このフォトレジスト膜を露光してマスクを形成する工
程を有する半導体集積回路装置の製造方法であって、前
記導電膜又は絶縁膜を形成する工程の前に、その下地が
実領域の半導体基板の主面を、その下地が疎領域の半導
体基板の主面よりも低く形成する工程を備えたことを特
徴としたものである。A method for manufacturing a semiconductor integrated circuit device comprising the steps of applying a photoresist film on a predetermined conductive film or insulating film and exposing the photoresist film to form a mask, the method comprising forming the conductive film or insulating film. The present invention is characterized by comprising a step of forming the main surface of the semiconductor substrate in which the underlying layer is a real region to be lower than the main surface of the semiconductor substrate in which the underlying layer is in the sparse region.
上記した手段によれば、両者領域のフォトレジスト膜の
標高差を低減し、両者領域のフォトレジスト膜を焦点深
度内に形成することができるので、マスク不良を防止し
、製造上の歩留りを向上することができる。According to the above-mentioned means, it is possible to reduce the elevation difference between the photoresist films in both regions and form the photoresist films in both regions within the depth of focus, thereby preventing mask defects and improving manufacturing yield. can do.
以下1本発明をオープンビットライン方式のダイナミッ
ク型ランダムアクセスメモリを備えた半導体集積回路装
置(以下、DRAMとblう)に適用した一実施例を用
いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below using an example in which the present invention is applied to a semiconductor integrated circuit device (hereinafter referred to as DRAM) equipped with an open bit line type dynamic random access memory.
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。In addition, in all the figures of the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
本発明の一実施例であるDRAMのメモリセルアレイを
第1図(要部平面図)で示し、第1図の■−■線で切っ
た断面(左側)と周辺回路を構成するM I S FE
Tの断面(右側)を第2図で示す。第1図は、本実施例
の構成をわかり易くするために、導電膜間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。また、第
2図は、左側にメモリセルが配置された実領域を示し、
右側にMISFETが配置された疎領域を示している。A memory cell array of a DRAM that is an embodiment of the present invention is shown in FIG. 1 (a plan view of main parts), and a cross section taken along the line ■-■ in FIG.
A cross section (right side) of T is shown in FIG. In FIG. 1, insulating films other than the field insulating film provided between the conductive films are not shown in order to make the configuration of this embodiment easier to understand. Moreover, FIG. 2 shows a real area where memory cells are arranged on the left side,
The right side shows a sparse area where MISFETs are arranged.
第1図及び第2図において、lは単結晶シリコンからな
るp−型の半導体基板(又はウェル領域)、2はフィー
ルド絶縁膜、3はp型のチャネルストッパ領域である。In FIGS. 1 and 2, 1 is a p-type semiconductor substrate (or well region) made of single crystal silicon, 2 is a field insulating film, and 3 is a p-type channel stopper region.
フィールド絶縁膜2及びチャネルストッパ領域3は、半
導体素子形成領域間の半導体基板1の主面に設けられて
おり、半導体素子間を電気的に分離するように構成され
ている。The field insulating film 2 and the channel stopper region 3 are provided on the main surface of the semiconductor substrate 1 between the semiconductor element formation regions, and are configured to electrically isolate the semiconductor elements.
DRAMのメモリセルMは、半導体基板1の低い主面で
構成された実領域りに、情報蓄積用容量素子Cとスイッ
チ素子Qとの直列回路で構成されている。A memory cell M of the DRAM is formed of a series circuit of an information storage capacitive element C and a switching element Q in a real area formed on the lower main surface of the semiconductor substrate 1.
情報蓄積用容量素子Cは、半導体基板1、誘電体膜4及
びプレート電極5からなるMIS型容量素子で構成され
ている。6はプレート電極5を覆う絶縁膜である。The information storage capacitive element C is composed of an MIS type capacitive element including a semiconductor substrate 1, a dielectric film 4, and a plate electrode 5. 6 is an insulating film that covers the plate electrode 5.
スイッチ素子Qは、半導体基板1、ゲート絶縁膜7A、
ゲート電極8AからなるMIS型構造で構成されている
。The switch element Q includes a semiconductor substrate 1, a gate insulating film 7A,
It has an MIS type structure consisting of a gate electrode 8A.
9Aはn1型の半導体領域であり、スイッチ素子Qの一
端部と電気的に接続されており、データ線DLを構成す
るようになっている。10は層間絶縁膜、11は接続孔
、12はワード線WLである。9A is an n1 type semiconductor region, which is electrically connected to one end of the switch element Q and forms a data line DL. 10 is an interlayer insulating film, 11 is a connection hole, and 12 is a word line WL.
ワード線12は、接続孔11を通して、ゲート電極8A
がプレート電極5上に延在した部分と電気的に接続され
ており、例えば、アルミニウム膜等の比抵抗値の小さな
材料で構成されている。The word line 12 is connected to the gate electrode 8A through the connection hole 11.
is electrically connected to a portion extending on the plate electrode 5, and is made of a material with a low specific resistance value, such as an aluminum film, for example.
このように構成されるメモリセルMは、大容量化を図る
ために、それ自体又はそれらの間隔を製造工程における
最小加工寸法で構成しており、密に配置されている。ま
た、メモリセルMは、平面的な面積を縮小するために、
情報蓄積用容量素子Cとスイッチ素子Qとの一部を重ね
合せて構成されており、導電膜(5,8A)や絶縁膜(
6等)の膜数が多く構成されている。In order to increase the capacity, the memory cells M configured in this manner are configured with the minimum processing dimensions in the manufacturing process, and are densely arranged. In addition, in order to reduce the planar area of the memory cell M,
It is constructed by partially overlapping the information storage capacitive element C and the switching element Q, and includes a conductive film (5, 8A) and an insulating film (
6, etc.).
周辺回路を構成するM I S F E T Q nは
、半導体基板1の高い主面で構成された線領域Hに構成
されている。すなわち、M I S F E T Q
nは、半導体基板1、ゲート絶縁膜7B、ゲート電極8
B、n゛型のソース領域及びドレイン領域9Bで構成さ
れている。12Bは配線であり、接続孔11を通してソ
ース領域又はドレイン領域9Bと電気的に接続されてい
る。M I S F E T Q n constituting the peripheral circuit is formed in a line region H formed by the high main surface of the semiconductor substrate 1 . That is, M I S F E T Q
n represents the semiconductor substrate 1, the gate insulating film 7B, and the gate electrode 8.
B, n-type source region and drain region 9B. A wiring 12B is electrically connected to the source region or drain region 9B through the connection hole 11.
このように構成されるMISFETQnは、メモリセル
Mに比べて疎に配置され、又は少ない膜数で構成されて
いる。The MISFETQn configured in this manner is arranged sparsely or has a smaller number of films than the memory cells M.
次に、前記DRAMの製造方法について、第3図乃至第
7図(各製造工程毎の断面図)を用いて説明する。Next, a method for manufacturing the DRAM will be explained using FIGS. 3 to 7 (cross-sectional views for each manufacturing process).
まず、単結晶シリコンからなるp−型の半導体基板1を
用意する。そして、相領域りとなるメモリセルアレイ形
成領域の半導体基板1の主面を酸化して酸化シリコン膜
を形成する。この酸化シリコン膜は、線領域HとなるM
ISFETQn形成領域に耐酸化性のマスク(窒化シリ
コン膜)を形成し、このマスクを用いて酸化することで
形成できる。First, a p-type semiconductor substrate 1 made of single crystal silicon is prepared. Then, a silicon oxide film is formed by oxidizing the main surface of the semiconductor substrate 1 in the memory cell array formation region that will become the phase region. This silicon oxide film has M
It can be formed by forming an oxidation-resistant mask (silicon nitride film) in the ISFETQn formation region and performing oxidation using this mask.
酸化シリコン膜は、相領域りと線領域14とで後述する
フォトレジスト膜の標高差が低減できるように、例えば
、1.0〜2.0[μm]程度の膜厚で形成する。The silicon oxide film is formed to have a thickness of, for example, about 1.0 to 2.0 [μm] so that the difference in elevation of the photoresist film, which will be described later, between the phase region and the line region 14 can be reduced.
この後、前記酸化シリコン膜を除去し、第3図に示すよ
うに、相領域りの半導体基板1の主面を低く形成し、か
つ線領域Hの半導体基板1の主面を高く形成する。Thereafter, the silicon oxide film is removed, and as shown in FIG. 3, the main surface of the semiconductor substrate 1 in the phase region is formed low, and the main surface of the semiconductor substrate 1 in the line region H is formed high.
第3図に示す相領域り及び線領域Hを形成する工程の後
に、半導体素子形成領域間の半導体基板1の主面にフィ
ールド絶縁膜2及びp型のチャネルストッパ領域3を形
成する。After the step of forming the phase region and line region H shown in FIG. 3, a field insulating film 2 and a p-type channel stopper region 3 are formed on the main surface of the semiconductor substrate 1 between the semiconductor element forming regions.
この後、第4図に示すように、主として、メモリセルM
の情報蓄積用容量素子C形成領域の半導8一
体基板1の主面上に誘電体膜4を形成する。誘電体膜4
は、例えば、酸化技術で形成した酸化シリコン膜で形成
する。After this, as shown in FIG.
A dielectric film 4 is formed on the main surface of the semiconductor 8 integrated substrate 1 in the area where the information storage capacitive element C is formed. Dielectric film 4
is formed using, for example, a silicon oxide film formed by oxidation technology.
第4図に示す誘電体膜4を形成する工程の後に。After the step of forming the dielectric film 4 shown in FIG.
情報蓄積用容量素子C形成領域上の誘電体膜4の上部に
プレート電極5を形成する。プレート電極5は、例えば
、抵抗値を低減する不純物が導入された多結晶シリコン
膜を所定の形状にエツチングすることで形成する。この
プレート電極5を形成する工程で、情報蓄積用容量素子
Cが形成される。A plate electrode 5 is formed on the dielectric film 4 on the area where the information storage capacitive element C is formed. The plate electrode 5 is formed, for example, by etching a polycrystalline silicon film doped with impurities to reduce resistance into a predetermined shape. In the step of forming this plate electrode 5, the information storage capacitive element C is formed.
また、プレート電極5を形成する工程で、スイッチ素子
Q及びM T、 S F E T Q n形成領域の誘
電体膜4が除去される。Furthermore, in the step of forming the plate electrode 5, the dielectric film 4 in the region where the switching elements Q, MT, and SFETQn are formed is removed.
そして、第5図に示すように、スイッチ素子Q及びM
I S F E T Q n形成領域の半導体基板1の
主面上に、ゲート絶縁膜7A及び7Bを形成する。Then, as shown in FIG. 5, switch elements Q and M
Gate insulating films 7A and 7B are formed on the main surface of semiconductor substrate 1 in the ISFETQn formation region.
そして、ゲート絶縁[7A及び7Bを形成する工程と同
一製造工程で、プレート電極5を覆う絶縁膜6を形成す
る。ゲート絶縁膜7A、7B及び絶縁膜6は、例えば、
酸化技術で形成した酸化シリコン膜で形成する。Then, the insulating film 6 covering the plate electrode 5 is formed in the same manufacturing process as the process of forming the gate insulators [7A and 7B]. The gate insulating films 7A, 7B and the insulating film 6 are, for example,
It is formed using a silicon oxide film formed using oxidation technology.
この後、第6図に示すように、ゲート絶縁膜7A及び7
Bの所定の上に夫々ゲート電極8A及び8Bを形成する
。ゲート電極8A及び8Bは、例えば、抵抗値を低減す
る不純物が導入された多結晶シリコン膜で形成する。メ
モリセルM形成領域は、ゲート電極8Aを形成する工程
で、スイッチ素子Qが形成される。After this, as shown in FIG. 6, gate insulating films 7A and 7
Gate electrodes 8A and 8B are formed on predetermined portions of B, respectively. The gate electrodes 8A and 8B are formed of, for example, a polycrystalline silicon film doped with impurities that reduce resistance. In the memory cell M formation region, the switch element Q is formed in the step of forming the gate electrode 8A.
第6図に示すゲート電極8A及び8Bを形成する工程の
後に、ゲート電極8A、8B及びフィールド絶縁膜2を
不純物導入用マスクとしてD型の不純物を半導体基板1
の主面部に導入する。これにより、データ線DLとして
使用されるが型の半導体領域9A、 ri”型のソース
領域及びドレイン領域9Bが形成される。このソース領
域及びドレイン領域9Bを形成する工程でMISFET
Qnが形成される。After the step of forming gate electrodes 8A and 8B shown in FIG.
Introduced into the main surface of the As a result, a RI type semiconductor region 9A used as the data line DL and an RI'' type source region and drain region 9B are formed.
Qn is formed.
この後、全面に層間絶縁膜10を形成し、所定の部分の
層間絶縁膜10等を除去して接続孔11を形成する。Thereafter, an interlayer insulating film 10 is formed on the entire surface, and predetermined portions of the interlayer insulating film 10 and the like are removed to form connection holes 11.
そして、接続孔11を通して、ゲート電極8Aの延在部
、ソース領域及びドレイン領域9Bと電気的に接続し、
かつ層間絶縁膜10上を覆うように導電膜12Cを形成
する。導電膜12Cは、比抵抗値の小さな例えばアルミ
ニウム膜で形成する。Then, through the connection hole 11, it is electrically connected to the extended portion of the gate electrode 8A, the source region and the drain region 9B,
Also, a conductive film 12C is formed to cover the interlayer insulating film 10. The conductive film 12C is formed of, for example, an aluminum film having a small specific resistance value.
この後、導電膜12Cを所定の形状にパターンニングす
るマスクを形成するために、ポジティブタイプのフォト
レジスト膜を塗布する。そして、レチクルを用いてフォ
トレジスト膜を露光し、第7図に示すように、感光部(
光りが照射され感光された部分)13Aと非感光部(光
りが照射されず感光されない部分)13Bを形成する。Thereafter, a positive type photoresist film is applied to form a mask for patterning the conductive film 12C into a predetermined shape. Then, the photoresist film is exposed using a reticle, and as shown in FIG.
A non-exposed area (portion not irradiated with light and not exposed) 13A is formed.
感光部13Aは現像で除去され、非感光部13Bは現像
で除去されずにエツチングマスクを形成するようになっ
ている。The photosensitive portion 13A is removed by development, and the non-photosensitive portion 13B is not removed by development and forms an etching mask.
このようにフォトレジスト膜を露光してマスクを形成す
る工程を有するDRAMの製造方法であって、導電膜1
2Cを形成する工程前に、導電膜12cの下地のメモリ
セルMが密に配置される密領域りの半導体基板1の主面
を、その下地のMI1l−
8FETQnが疎に配置される線領域Hの主面よりも低
く形成する工程を備えることにより、予じめ密領域りの
高さを低くしているので、密領域りと線領域Hとのフォ
トレジスト膜の標高差を低減し、両者領域のフォトレジ
スト膜を焦点深度内に形成することができる。したがっ
て、マスク不良を防止し、製造上の歩留りを向上するこ
とができる。特に、フォトレジスト膜の標高差を低減す
るために、密領域りに製造工程の途中の所定の膜(例え
ば、絶縁膜)を形成すると、導電層間の絶縁膜々厚が厚
くなり、接続孔等のエツチングが因業になるので、本発
明のように行う方が有効である。A method for manufacturing a DRAM including the step of exposing a photoresist film to form a mask, in which the conductive film 1
2C, the main surface of the semiconductor substrate 1 in the dense region where the memory cells M underlying the conductive film 12c are densely arranged is replaced with the line region H where the MI1l-8FETQn underlying the conductive film 12c is sparsely arranged. Since the height of the dense area is lowered in advance by forming it lower than the main surface of the line area, the height difference of the photoresist film between the dense area and the line area H is reduced, and both A photoresist film of a region can be formed within the depth of focus. Therefore, mask defects can be prevented and manufacturing yields can be improved. In particular, when a predetermined film (for example, an insulating film) is formed during the manufacturing process in dense areas in order to reduce the elevation difference of the photoresist film, the thickness of the insulating film between conductive layers increases, resulting in contact holes etc. Since etching becomes a major problem, it is more effective to carry out the process as in the present invention.
また、密領域りと線領域Hとのフォトレジスト膜の標高
差を低減し、一度で両者領域の露光を行うことができる
ので、生産性を向上することができる。Furthermore, the difference in elevation of the photoresist film between the dense area and the line area H can be reduced, and both areas can be exposed at once, so productivity can be improved.
また、密領域りと線領域Hとのフォトレジスト膜の標高
差を低減し、焦点深度を小さくすることができるので、
微細な寸法のマスクを形成することができ、集積度を向
上することができる。In addition, the difference in elevation of the photoresist film between the dense area and the line area H can be reduced, and the depth of focus can be reduced.
A mask with minute dimensions can be formed, and the degree of integration can be improved.
前記感光部13A及び非感光部13Bを形成する工程の
後に、現像を施して感光部13Aを除去し、非感光部1
3Bを残存させてマスクを形成する。そして、このマス
クを用いて導電膜12Gにエツチングを施し、前記第1
図及び第2図に示すように、ワード線(WL)12A及
び配線12Bを形成する。After the step of forming the photosensitive area 13A and the non-photosensitive area 13B, development is performed to remove the photosensitive area 13A, and the non-photosensitive area 1
3B is left to form a mask. Then, using this mask, the conductive film 12G is etched, and the first
As shown in the figure and FIG. 2, a word line (WL) 12A and a wiring 12B are formed.
このワード線12Aを形成する工程で、メモリセルMが
完成し、これら一連の製造工程を施すことにより、本実
施側のDRAMが完成する。In the step of forming this word line 12A, the memory cell M is completed, and by performing a series of these manufacturing steps, the DRAM of this embodiment is completed.
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。The invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is as follows.
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。It goes without saying that the invention is not limited to the embodiments described above, and that various modifications may be made without departing from the spirit thereof.
例えば1本発明は、ネガティブタイプのフォトレジスト
膜を用いてもよい。For example, in the present invention, a negative type photoresist film may be used.
また、本発明は、ゲート電極8A及び8Bを形成するマ
スク形成工程において、フォトレジスト膜の標高差が最
小になるように密領域りの半導体基板1の主面を低く形
成してもよい。Further, in the present invention, in the mask forming step for forming the gate electrodes 8A and 8B, the main surface of the semiconductor substrate 1 in the dense region may be formed low so that the height difference of the photoresist film is minimized.
また、本発明は、疎領域Hの半導体基板1の主面にエピ
タキシャル層を積層し、密領域りの半導体基板1の主面
を低く形成してもよい。Further, in the present invention, an epitaxial layer may be laminated on the main surface of the semiconductor substrate 1 in the sparse region H, and the main surface of the semiconductor substrate 1 in the dense region H may be formed lower.
また、本発明は、紫外線、遠紫外線で露光を行う光りソ
グラフィ技術だけでなく、レーザ、X線及びエレクトロ
ビームで露光を行う光りソグラフィ技術に適用すること
ができる。特に、X線及びエレクトロビームで露光を行
う光りソグラフイ技術は、近接露光を行うレチクルとフ
ォトレジスト膜との間隔を均一にすることができる。Furthermore, the present invention can be applied not only to photolithographic techniques that perform exposure with ultraviolet rays and deep ultraviolet rays, but also to photolithographic techniques that perform exposure with lasers, X-rays, and electrobeams. In particular, photolithography technology that performs exposure using X-rays and electrobeams can make the distance between the reticle that performs close exposure and the photoresist film uniform.
また、本発明は、絶縁膜をエツチングするマスク形成工
程に適用することもできる。Further, the present invention can also be applied to a mask forming process for etching an insulating film.
さらに、本発明は、DRAMに限定されず、密領域と疎
領域とを有する半導体集積回路装置に広く適用すること
ができる。Furthermore, the present invention is not limited to DRAMs, but can be widely applied to semiconductor integrated circuit devices having dense regions and sparse regions.
本願において開示された発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。Among the inventions disclosed in this application, the effects obtained by typical ones are briefly explained below.
所定の導電膜又は絶縁膜上にフォトレジスト膜を塗布し
、このフォトレジスト膜を露光してマスクを形成する工
程を有する半導体集積回路装置の製造方法であって、前
記導電膜又は絶縁膜を形成する工程の前に、その下地が
密領域の半導体基板の主面を、その下地が疎領域の半導
体基板の主面よりも低く形成する工程を備えたことによ
り、両者領域のフォトレジスト膜の標高差を低減し、両
者領域のフォトレジスト膜を焦点深度内に形成すること
かできるので、マスク不良を防止し、製造上の歩留りを
向上することができる。A method for manufacturing a semiconductor integrated circuit device comprising the steps of applying a photoresist film on a predetermined conductive film or insulating film and exposing the photoresist film to form a mask, the method comprising forming the conductive film or insulating film. By including a step of forming the main surface of the semiconductor substrate with a dense region as the base lower than the main surface of the semiconductor substrate with the sparse region as the base, the height of the photoresist film in both regions can be lowered. Since the difference can be reduced and the photoresist films in both regions can be formed within the depth of focus, mask defects can be prevented and manufacturing yields can be improved.
第1図は、本発明の一実施例であるDRAMのメモリセ
ルアレイを示す要部平面図。
第2図は、第1図の■−■線で切ったメモリセルと周辺
回路を構成するMISFETの断面図。
第3図乃至第7図は、本発明の一実施例であるDRAM
(7)各製造1程毎1°示す断面図′″″7′・
1図中、1・・・半導体基板、4・・・誘電体膜
、5・・・プレート電極、6・・・絶縁膜、7A、7B
・・・ゲート絶縁膜、8A、8B・・・ゲート電極、9
A・・・半導体領域、9B・・・ソース領域又はドレイ
ン領域、10・・・層間絶縁膜、11・・・接続孔、1
2A・・・ワード線、12B・・・配線、M・・・メモ
リセル、C・・・情報蓄積用容量素子、Qn・・・MI
SFET、Q・・・スイッチ素子である。
−16=FIG. 1 is a plan view of a main part of a DRAM memory cell array according to an embodiment of the present invention. FIG. 2 is a cross-sectional view of the MISFET constituting the memory cell and peripheral circuit, taken along the line ■-■ in FIG. FIG. 3 to FIG. 7 show a DRAM which is an embodiment of the present invention.
(7) Cross-sectional view showing 1 degree for each manufacturing process'''''7'・
In the figure, 1... semiconductor substrate, 4... dielectric film, 5... plate electrode, 6... insulating film, 7A, 7B
... Gate insulating film, 8A, 8B... Gate electrode, 9
A... Semiconductor region, 9B... Source region or drain region, 10... Interlayer insulating film, 11... Connection hole, 1
2A...Word line, 12B...Wiring, M...Memory cell, C...Capacitive element for information storage, Qn...MI
SFET, Q...Switch element. −16=
Claims (1)
該フォトレジスト膜を所定の形状で露光してマスクパタ
ーンを形成する工程を有する半導体集積回路装置の製造
方法であって、前記導電膜又は絶縁膜を形成する工程の
前に、前記導電膜又は絶縁膜の下地の半導体素子が密に
配置される領域又は下地の膜数が多い領域の半導体基板
の第1主面を、下地の半導体素子が疎に配置される領域
又は下地の膜数が少ない領域の第2主面よりも低く形成
する工程を具備したことを特徴とする半導体集積回路装
置の製造方法。 2、前記第1主面は、その形成領域の半導体基板の主面
を選択的に酸化して酸化シリコン膜を形成し、該酸化シ
リコン膜を除去して前記第2主面よりも低く形成したこ
とを特徴とする特許請求の範囲第1項に記載の半導体集
積回路装置の製造方法。 3、前記第1主面は、半導体基板の第2主面に選択的に
エピタキシャル層を積層し、この第2主面よりも低く形
成したことを特徴とする特許請求の範囲第1項に記載の
半導体集積回路装置の製造方法。 4、前記導電膜は、配線、電極又は半導体素子をを形成
することを特徴とする特許請求の範囲第1項に記載の半
導体集積回路装置の製造方法。[Claims] 1. Coating a photoresist film on a conductive film or an insulating film,
A method for manufacturing a semiconductor integrated circuit device comprising the step of exposing the photoresist film in a predetermined shape to form a mask pattern, the method comprising the step of forming a mask pattern by exposing the photoresist film in a predetermined shape. The first main surface of the semiconductor substrate in the area where the underlying semiconductor elements are arranged densely or the area where the number of underlying films is large is replaced by the area where the underlying semiconductor elements are sparsely arranged or the area where the number of underlying films is small. A method of manufacturing a semiconductor integrated circuit device, comprising the step of forming the semiconductor integrated circuit device lower than the second principal surface of the device. 2. The first main surface is formed by selectively oxidizing the main surface of the semiconductor substrate in the formation region to form a silicon oxide film, and removing the silicon oxide film to form the first main surface lower than the second main surface. A method for manufacturing a semiconductor integrated circuit device according to claim 1. 3. The first main surface is formed by selectively laminating an epitaxial layer on the second main surface of the semiconductor substrate, and is formed lower than the second main surface. A method for manufacturing a semiconductor integrated circuit device. 4. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the conductive film forms a wiring, an electrode, or a semiconductor element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61004904A JPH0754830B2 (en) | 1986-01-16 | 1986-01-16 | Semiconductor integrated circuit device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61004904A JPH0754830B2 (en) | 1986-01-16 | 1986-01-16 | Semiconductor integrated circuit device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62165329A true JPS62165329A (en) | 1987-07-21 |
JPH0754830B2 JPH0754830B2 (en) | 1995-06-07 |
Family
ID=11596639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61004904A Expired - Lifetime JPH0754830B2 (en) | 1986-01-16 | 1986-01-16 | Semiconductor integrated circuit device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0754830B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0250476A (en) * | 1988-08-12 | 1990-02-20 | Hitachi Ltd | Semiconductor memory and manufacture thereof |
JPH04164368A (en) * | 1990-10-29 | 1992-06-10 | Matsushita Electron Corp | Semiconductor memory device and its manufacture |
-
1986
- 1986-01-16 JP JP61004904A patent/JPH0754830B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0250476A (en) * | 1988-08-12 | 1990-02-20 | Hitachi Ltd | Semiconductor memory and manufacture thereof |
JPH04164368A (en) * | 1990-10-29 | 1992-06-10 | Matsushita Electron Corp | Semiconductor memory device and its manufacture |
Also Published As
Publication number | Publication date |
---|---|
JPH0754830B2 (en) | 1995-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6743693B2 (en) | Method of manufacturing semiconductor memory | |
KR930015010A (en) | Method for manufacturing charge storage electrode of semiconductor memory device | |
KR20020039839A (en) | Method for Fabricating of Semiconductor device | |
US6072242A (en) | Contact structure of semiconductor memory device for reducing contact related defect and contact resistance and method for forming the same | |
US6121129A (en) | Method of contact structure formation | |
KR960011652B1 (en) | Stack capacitor and the method | |
JP2000150828A (en) | Electronic device, semiconductor device and method for forming electrode | |
JP3344485B2 (en) | Method for manufacturing semiconductor device | |
US6040209A (en) | Semiconductor memory device and method of forming transistors in a peripheral circuit of the semiconductor memory device | |
JPS62165329A (en) | Manufacture of semiconductor integrated circuit device | |
KR100402217B1 (en) | Semiconductor device manufacturing method | |
KR100290588B1 (en) | Method for forming conductive film pattern in semiconductor device | |
JPH04216665A (en) | Semiconductor memory element and its manufacture | |
US5494839A (en) | Dual photo-resist process for fabricating high density DRAM | |
US6331377B2 (en) | Method for fabricating semiconductor device | |
JPH05129549A (en) | Semiconductor device and manufacture thereof | |
KR100281273B1 (en) | Manufacturing method of semiconductor device | |
KR100275934B1 (en) | A method for forming fine concuctive line of semiconductor device | |
KR0165491B1 (en) | Semiconductor memory device having dumy pattern & its fabrication method | |
KR960009195A (en) | Semiconductor device and manufacturing method thereof | |
KR100273684B1 (en) | Method for manufacturing nonvolatile memory device with high coupling ratio | |
KR100236067B1 (en) | Method for manufacturing semiconductor memory device | |
KR960006717B1 (en) | Storage node in dram cell fabrication process | |
JPH02113569A (en) | Manufacture of storage device | |
KR0147430B1 (en) | Manufacturing method of a capacitor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |