JPS62154153A - Control system for external storage - Google Patents
Control system for external storageInfo
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- JPS62154153A JPS62154153A JP60296844A JP29684485A JPS62154153A JP S62154153 A JPS62154153 A JP S62154153A JP 60296844 A JP60296844 A JP 60296844A JP 29684485 A JP29684485 A JP 29684485A JP S62154153 A JPS62154153 A JP S62154153A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、外部記憶制御方式に関し、特にキャッシュメ
モリを備えた外部制御装置の制御方式に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an external storage control system, and particularly to a control system for an external control device equipped with a cache memory.
電子計算機システムの外部記憶装置としては、磁気ディ
スク装置、磁気テープ装置、磁気ドラム装置等が多く使
用されている。しかし、それらのアクセスタイムはせい
ぜい数十ミリ秒のオーダーであり、中央処理袋[(CP
U)の主記憶装置のアクセスタイムである数百ナノ秒と
比べると、105〜106程度の差が存在するため、こ
れが電子計算機システムの性能向上の妨げとなっている
。Magnetic disk devices, magnetic tape devices, magnetic drum devices, and the like are often used as external storage devices for computer systems. However, the access time for these is on the order of tens of milliseconds at most, and the central processing
There is a difference of about 10 5 to 10 6 compared to the access time of the main memory in U), which is several hundred nanoseconds, and this is an impediment to improving the performance of electronic computer systems.
キャッシュメモリ付きの外部記憶制御装置は、この外部
記憶装置の低速性をカバーする目的で使用される。すな
わち、CPUにより頻繁に使用されるデータをキャッシ
ュメモリの中に格納しておき、CPUから転送要求があ
った場合には、外部記憶装置から読出すことなく、キャ
ッシュメモリからこれを読出し、CPUに転送する機能
を備えているため、アクセスタイムは半導体メモリの数
百ナノ秒に追従でき、従って高速のデータアクセスが可
能となる。キャッシュメモリの管理単位としては、外部
記憶装置のトラックを単位とすることが一般に行わHシ
ている。また、CPUから指定されたレコード(トラッ
ク)がキャッシュメモリに存在しない場合には、外部記
憶装置から直接読出し、CPUに転送すると同時に、キ
ャッシュメモリにも転送して、これを格納する。このレ
コードの転送が終了)゛ると、そのレコードが存在する
トラックの残りのし・コードをキャッシュメモリに転送
して、これらも格納する必要がある。つまり、キャッシ
ュメモリには、外部記憶装置からブロック(ここでは、
トラック)単位で写しを転送し、これを格納することに
なっているため、現在使用したレコードとともに、1ト
ラツクの残りのレコードもキャッシュメモリに転送しな
ければならない。An external storage control device with a cache memory is used to compensate for the slow speed of this external storage device. In other words, data that is frequently used by the CPU is stored in the cache memory, and when there is a transfer request from the CPU, the data is read from the cache memory without being read from an external storage device and transferred to the CPU. Because it has a transfer function, the access time can follow the hundreds of nanoseconds of semiconductor memory, thus enabling high-speed data access. The cache memory is generally managed in units of tracks of an external storage device. Furthermore, if the record (track) specified by the CPU does not exist in the cache memory, it is directly read from the external storage device and transferred to the CPU, and at the same time, transferred to the cache memory and stored therein. When the transfer of this record is completed, it is necessary to transfer the remaining codes of the track in which the record exists to the cache memory and store them as well. In other words, the cache memory contains blocks (here,
Since copies are transferred and stored track by track, the remaining records of one track must be transferred to the cache memory along with the currently used record.
従来の制?装置では、CPUに転送するレコードの読出
しど、同一トラック内の残りのレコードの読出しが不連
続となっていた。すなわち、CPUに転送するレコード
の読出しが終了すると、一旦、制御装置と外部記憶装置
を切離し、外部記憶装置の媒体が数回転した後、残りの
レコードを読出していた。この動作を、第5図、第6図
により磁気ディスク制御装置を例にとって説明する。第
5図は、磁気ディスク・サブシステムのブロック図であ
り、第6図は、CPUから発行されるコマンド群(指令
〕の一例を示す図である。第5図において、1はCPU
、2は磁気ディスク制御装置(D K C)。Traditional system? In the device, reading of the record to be transferred to the CPU is discontinuous, while reading of the remaining records in the same track is discontinuous. That is, when the reading of records to be transferred to the CPU is completed, the control device and the external storage device are once disconnected, and after the medium of the external storage device rotates several times, the remaining records are read out. This operation will be explained using a magnetic disk control device as an example with reference to FIGS. 5 and 6. 5 is a block diagram of the magnetic disk subsystem, and FIG. 6 is a diagram showing an example of a command group (commands) issued from the CPU. In FIG.
, 2 is a magnetic disk controller (DKC).
3はキャッシュメモリ、4は磁気ディスク装置(D K
U)、5は磁気ディスク装[(D K U)内の1ト
ラツクを示している。CPUIから第6図に示すような
コマンド群が発行されたとする。すなわち、レコードR
O、RL 、R2およびセクタ番号を、読取れという指
令である。この指令により。3 is a cache memory, 4 is a magnetic disk device (DK
U), 5 indicates one track in the magnetic disk drive (DKU). Assume that a command group as shown in FIG. 6 is issued from the CPUI. That is, record R
This is a command to read O, RL, R2 and sector number. By this directive.
磁気ディスク装置4からは第5図に示すようにトラック
5のレコードRO* R1r R2が読出され、矢印の
ように、磁気ディスク制御装置i!2を介してCPUI
に転送されると同時に、キャッシュメモIJ 3へも転
送されて、そこに格納される。 ReadR2:17ン
ドの次にRead 5ector No、のコマンド
が発行されると、磁気ディスク制御装置i!2は磁気デ
ィスクHR4のヘッド位置をCPUIに転送する必要が
ある。ヘッド位置を転送するために要する処理時開は、
レコード間のギャップの時間よりも長いので−R3r
R4−Rnをキャッシュメモリ3に連続して転送するこ
とができず、例えば1回転待った後にキャッシュメモリ
3に転送して、格納する。従って、磁気ディスク制御装
置4からキャッシュメモリ3に残りレコードを転送・格
納するために長時間を要することになるため、電子計算
機システムの性能低下を招いてしまう。As shown in FIG. 5, the record RO* R1r R2 of track 5 is read from the magnetic disk device 4, and as shown by the arrow, the magnetic disk controller i! CPUI via 2
At the same time, it is also transferred to the cache memo IJ3 and stored there. When the Read 5ector No command is issued after the ReadR2:17 command, the magnetic disk controller i! 2, it is necessary to transfer the head position of the magnetic disk HR4 to the CPUI. The processing time required to transfer the head position is
Since it is longer than the gap time between records -R3r
It is not possible to transfer R4 to Rn to the cache memory 3 continuously, and after waiting for one revolution, for example, they are transferred to the cache memory 3 and stored. Therefore, it takes a long time to transfer and store the remaining records from the magnetic disk controller 4 to the cache memory 3, resulting in a decrease in the performance of the computer system.
なお、この種の装置に関連する公知例としては、例えば
、特開昭60−73758号公報に記載されている技術
がある。Note that, as a known example related to this type of device, there is, for example, a technique described in Japanese Patent Application Laid-Open No. 60-73758.
〔発明の目的J
本発明の目的は、このような従来の問題を解決し、CP
Uから指定されたレコードを転送した後、連続して同一
トラック内の残りのレコードをキャッシュメモリに転送
・格納できるようにして、回転待ち時間をなくし、性能
を向上させることが可能な外部記憶制御方式を提供する
ことにある。[Object of the Invention J The object of the present invention is to solve such conventional problems and to
External storage control that allows the remaining records in the same track to be continuously transferred and stored in cache memory after transferring the specified record from U, eliminating rotational waiting time and improving performance. The goal is to provide a method.
上記目的を達成するため、本発明の外部記憶制御方式は
、上位装置から読出しを指定されたレコードが上記キャ
ッシュメモリに存在しない時には、該レコードを外部記
憶装置から読出して上位装置に転送すると同時に、上記
キャッシュメモリにも転送・格納した後、トラックの残
りのレコードを上記キャッシュメモリに転送・格納する
外部記憶制御装置において、2以上のプログラムを並列
に走行させるプロセッサを有し、上位装置に指定された
レコードを転送するまでは第1のプログラムにより制御
し、転送した時点以降は複数プログラムを起動させ、指
定されたレコード以外の残りのレコードをキャッシュメ
モリに転送・格納する処理を第2のプログラムにより制
御し、その間、上位装置からの起動に対する応答動作を
第1のプログラムにより制御することに特徴がある。In order to achieve the above object, the external storage control method of the present invention reads the record from the external storage device and transfers it to the host device at the same time when the record specified to be read from the host device does not exist in the cache memory. An external storage control device that transfers and stores the remaining records of the track to the cache memory after also transferring and storing them to the cache memory has a processor that runs two or more programs in parallel, and has a processor that runs two or more programs in parallel. The first program controls the process until the transferred records are transferred, and after the transfer, multiple programs are started, and the second program transfers and stores the remaining records other than the specified records in the cache memory. During this period, the response operation to the activation from the host device is controlled by the first program.
以下、本発明の実施例を、図面により詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は、本発明の一実施例を示す磁気ディスク制御装
置のブロック図である。第1図において、21は対CP
Uインタフェース部、22はデータ転送制御部、23は
対DKUインタフェース部、24はマイクロプロセッサ
部であり、その他の記号は第5図の同じ記号と同一装置
を表わす、対CPUインタフェース部21は、CPUI
と磁気ディスク制御装置2との間のデータ転送、制御情
報の授受等の処理を行い、データ転送制御部22は坩C
PU、対磁気ディスク装置、対キャッシュメモリのデー
タ転送を制御する。対DKUインタフェース部23は、
磁気ディスク装置4との間のデータ転送、制御情報の授
受を行う、また、パス25は、磁気ディスク装[4と磁
気ディスク制御装置2間のデータバスであり、パス26
は磁気ディスク制御表[2とキャッシュメモリ3間のデ
ータバスであり、パス27は磁気ディスク制御装置2と
CPU1間のデータバスである。マイクロプロセッサ2
4は、2つのマイクロプログラム(μPI、μP2)を
同時に走行できる機能を有しており、その場合、対CP
UIの処理にはμP1が制御し、対磁気ディスク装置4
および対キャッシュメモリ3の処理にはμP1およびμ
P2の周方が制御可能である。また、磁気ディスク制御
装置2全体の制御は、μP1が行う、また、CPU1が
キャッシュメモリ3に存在しないレコードを要求した場
合、そのレコードを磁気ディスク装置4から読出し、パ
ス25を介してデータ転送制御部22に転送した後、パ
ス27を介してCPUIに転送す・ると同時に、データ
転送制御部22からパス26を介してキャッシュメモリ
3にも転送する。この時の制御は、μP1のみが行う。FIG. 1 is a block diagram of a magnetic disk control device showing one embodiment of the present invention. In Figure 1, 21 is for CP
A U interface section, 22 is a data transfer control section, 23 is a DKU interface section, 24 is a microprocessor section, and other symbols represent the same devices as the same symbols in FIG. 5. The CPU interface section 21 is a CPU interface section.
The data transfer control unit 22 performs processing such as data transfer and control information exchange between the magnetic disk controller 2 and the magnetic disk controller 2.
Controls data transfer between the PU, magnetic disk device, and cache memory. The DKU interface section 23 is
The path 25 is a data bus between the magnetic disk device 4 and the magnetic disk control device 2, and the path 25 is a data bus that transfers data and sends and receives control information to and from the magnetic disk device 4.
is a data bus between the magnetic disk control table [2 and the cache memory 3, and path 27 is a data bus between the magnetic disk control device 2 and the CPU 1. microprocessor 2
4 has a function that can run two microprograms (μPI, μP2) at the same time, and in that case, the
The μP1 controls the UI processing, and the magnetic disk device 4
and μP1 and μ for processing for cache memory 3.
The circumference of P2 is controllable. Further, the overall control of the magnetic disk control device 2 is performed by the μP 1, and when the CPU 1 requests a record that does not exist in the cache memory 3, the record is read from the magnetic disk device 4 and data transfer is controlled via the path 25. After being transferred to the data transfer control unit 22, the data is transferred to the CPUI via a path 27, and at the same time, it is also transferred from the data transfer control unit 22 to the cache memory 3 via a path 26. Control at this time is performed only by μP1.
次に、第6図に示すコマンド群の処理について、考えて
みる。第6図のように、先ずRead RotRea
d R1、Read R2の指令が発行されると。Next, let us consider the processing of the command group shown in FIG. As shown in Figure 6, first, Read RotRea
d When R1 and Read R2 commands are issued.
ここまでの処理はμP1のみが行い、μP1が対CPU
、対キャッシュメモリの処理を制御する。The processing up to this point is performed only by μP1, and μP1
, controls processing of cache memory.
次に、Read 5ector No、のコマンド
が発行されると、μP1はCPUIからのこのコマンド
を磁気ディスク装[4のトラック5におけるレコードR
2とR3の間のギャップ中で受付け、磁気ディスク装[
4からのデータをCPUIが必要としていないことを判
断すると、他方のμP2を起動させ、並列走行モードに
移る。これにより、μP1とμP2の各マイクロプログ
ラムが並列に走行し、μP1はCPUIとの間でRea
d SeeヒorN o 、コマンドの処理を続行す
る一方、μP2はレコードR3、R4−Rnのレコード
の処理を行う。Next, when the command Read 5ector No.
2 and R3, the magnetic disk drive [
When CPUI determines that it does not need the data from 4, it activates the other μP2 and shifts to parallel running mode. As a result, the microprograms μP1 and μP2 run in parallel, and μP1 communicates with the CPU
While continuing to process the dSeehiorN o command, μP2 processes records R3 and R4-Rn.
第20は、第1図におけるμP1とμP2の処理手順を
示すタイミングチャートである。20 is a timing chart showing the processing procedure of μP1 and μP2 in FIG. 1;
本実施例の外部記憶制御方式では、磁気ディスク制御表
ぽ2に2つのマイクロプログラムを同時に走行させるこ
とが可能な構成とし、Readコマンド終了後のCPU
Iとの処理を一方のマイクロプログラムで行うとともに
、磁気ディスク装置4からキャッシュメモリ3へのレコ
ードの転送・格納の処理を他方のマイクロプログラムで
行うようにする。ニオ・により、回転待ちによる時間の
損失をなくし5連続してレコードの転送を行うことがで
きる。第2図において、磁気ディスク装置4において、
ヘッドがトラック5のレコードROに位置している時点
で、μP1がRead ROコマンドを実行して、C
PU1にこのレコードR,を転送し、同じようにして、
ヘッドがレコードR1+R2に位置している時点で、こ
れらを読取りCPU1に転送する。一方、μP2は、ヘ
ッドがレコードRa v R4t ・・・Rnに位置
している時点で各レコードを読取り、パス25とパス2
6を介してこれらのレコードをキャッシュメモリ3に転
送し、格納する(Load R3、R4=”・Rn)
。In the external storage control method of this embodiment, the configuration is such that two microprograms can be run simultaneously on the magnetic disk control table 2, and the CPU
One microprogram performs the processing with I, and the other microprogram performs the processing of transferring and storing records from the magnetic disk device 4 to the cache memory 3. With NIO, it is possible to transfer five records in a row without losing time due to waiting for rotation. In FIG. 2, in the magnetic disk device 4,
When the head is located at record RO of track 5, μP1 executes the Read RO command and reads C.
Transfer this record R to PU1 and do the same,
When the head is located at records R1+R2, these are read and transferred to CPU1. On the other hand, μP2 reads each record when the head is positioned at record Rav R4t...Rn, and passes through pass 25 and pass 2.
Transfer these records to cache memory 3 via 6 and store them (Load R3, R4="・Rn)
.
また、この転送・格納動作の間に、μptも動作してお
り5本実施例では、 Read R2コマンドに引続
き発行されたRead 5ector No、コマ
ンドの処理を続行し、その処理が終了すると、CPU1
からの起動を監視するスキャン状態となる。Also, during this transfer/storage operation, μpt is also operating, and in this embodiment, processing of the Read 5ector No. command issued following the Read R2 command is continued, and when the processing is completed, the CPU 1
It enters a scanning state that monitors startup from.
このように、磁気ディスク制御装置i!2に2つのマイ
クロプログラムμPI、μP2を備えて、これらを並列
走行させることにより、CPUIから指定されたレコー
ドの後のレコードをキャッシュメモリ3に連続して転送
・格納することができ、システムの性能を向上させるこ
とができる。In this way, the magnetic disk controller i! 2 is equipped with two microprograms μPI and μP2, and by running them in parallel, records after the record specified by the CPU can be continuously transferred and stored in the cache memory 3, improving system performance. can be improved.
第3図は、本発明の一実施例を示す外部記憶制御装置の
ブロック図であって、2つのマイクロプログラムを同時
に走行させることが可能な構成を示す。第3図において
、30,31.32はそれぞれフリッププロップ、33
はマイクロプログラムを格納する制御用メモリ、34は
選択回路、35.36はマイクロプログラムアドレスレ
ジスタ、37.38はAND回路、39.40はレジス
タ。FIG. 3 is a block diagram of an external storage control device showing one embodiment of the present invention, showing a configuration that allows two microprograms to run simultaneously. In Figure 3, 30, 31, and 32 are flip-props, and 33
34 is a selection circuit, 35.36 is a microprogram address register, 37.38 is an AND circuit, and 39.40 is a register.
411よ選択回路、42はデコーダ、43は演算回路で
ある。RSブリッププロップ30.31は各々5TAR
TμP1命令、5TARTμP2命令によりセットされ
、MULTIRUN命令によりリセットされる。ここで
、命令とはマイクロプログラムの命令である。RSプリ
ップフロップ32は、ブリッププロップ30の0出力で
セットされ、ブリップフロップ31の0出力でリセット
される。411 is a selection circuit, 42 is a decoder, and 43 is an arithmetic circuit. RS Blip Prop 30.31 each 5TAR
It is set by the TμP1 instruction and 5TARTμP2 instruction, and reset by the MULTIRUN instruction. Here, the instruction is a microprogram instruction. The RS flip-flop 32 is set by the 0 output of the flip-flop 30 and reset by the 0 output of the flip-flop 31.
従って、ブリッププロップ30.31のO出力がともに
ハイレベルの時には、クロック信号(CL○CK)によ
りブリップフロップ32のセラ1へ状態が反転する。こ
こで、クロック信号(C:LOCK)は、各マイクロプ
ログラムサイクルごとに、LL I 11となる信号で
ある。マイクロプログラムを格納する制御用メモリ33
のアドレスは、アドレスレジスタ35.36に格納され
ており、これらのうちの一方が選択回路34により選択
されて、制御用メモリ33に送出され、マイクロ命令格
納エリアをアクセスする。アドレスレジスタ35はμP
1用のアドレスレジスタであり、アドレスレジスタ36
はμP2用のアドレスレジスタであって、ブリッププロ
ップ32の1出力がハイレベルの時にはアドレスレジス
タ35が、ローレベルの時にはアドレスレジスタ36が
、それぞれ選択される。Therefore, when the O outputs of the flip-flops 30 and 31 are both at high level, the state of the cellar 1 of the flip-flop 32 is inverted by the clock signal (CL○CK). Here, the clock signal (C: LOCK) is a signal that becomes LL I 11 for each microprogram cycle. Control memory 33 for storing microprograms
addresses are stored in the address registers 35 and 36, and one of these is selected by the selection circuit 34 and sent to the control memory 33 to access the microinstruction storage area. Address register 35 is μP
1 address register, and address register 36
is an address register for μP2, and when one output of the blip-prop 32 is at a high level, the address register 35 is selected, and when it is at a low level, the address register 36 is selected.
制御用メモリ33から読出されたマイクロ命令は、デコ
ーダ回路42により解読され、その解読結果の一部がア
ドレスレジスタ35.36の入力になり、また他の部分
は演算回路43のAバス入力になるとともに、演算回路
43の演算の種類を指定する(OP)。一方、演算回路
43のBバスには、レジスタ39.40に格納されてい
るデータが、選択回路4!1により選択され、いずれか
一方のデータが入力される。演算の結果はDバスに出力
され、レジスタ39またはレジスタ40のいずれかに格
納されるが、AND回路37.38によりいずれか一方
が指定される。すなわち、ブリップフロップ32が゛l
″状悪状態れば、AND回路37が開くので結果はレジ
スタ39に格納され、またフリッププロップ32がII
OH状態であれば、AND回路38が閃くので結果は
レジスタ40に格納される。The microinstruction read from the control memory 33 is decoded by the decoder circuit 42, and part of the decoding result becomes the input to the address registers 35 and 36, and the other part becomes the A bus input to the arithmetic circuit 43. At the same time, the type of calculation of the calculation circuit 43 is specified (OP). On the other hand, the data stored in the registers 39 and 40 are selected by the selection circuit 4!1, and one of the data is input to the B bus of the arithmetic circuit 43. The result of the operation is output to the D bus and stored in either register 39 or register 40, one of which is designated by AND circuits 37 and 38. That is, the flip-flop 32
``If the condition is bad, the AND circuit 37 is opened and the result is stored in the register 39, and the flip-flop 32 is
If it is in the OH state, the AND circuit 38 flashes and the result is stored in the register 40.
第4図は、第3図のアドレスレジスタ(IARl、2)
およびレジスタ(REGI、2)の選択の状態を示した
図である。初期状態では、μP1のみが走行しており、
5TARTμP2命令によりμP2のみの走行となり、
次にMULTI RUN命令により、μP1とμP2が
交互に走行する。Figure 4 shows the address register (IARl, 2) in Figure 3.
FIG. 4 is a diagram showing the selection state of the register (REGI, 2). In the initial state, only μP1 is running,
The 5TART μP2 command causes only μP2 to run.
Next, μP1 and μP2 run alternately by the MULTI RUN command.
すなわち、男4図に示すように、最初にアドレスレジス
タはμP1を指定するためのIARIが選択され、また
レジスタもμP1のデータを格納するREGIが選択さ
れる。5TARTμP2命令により、アドレスレジスタ
はIAR2が、またレジスタはREG2が、それぞれ選
択されるようになる。また、MULTI RUN命令に
より、アドレスレジスタはIARI、IAR2が交互に
、レジスタはREGI、REG2が交互に、選択される
。このようにして、2つのマイクロプログラムを並列に
走行させることが可能であり、CPU1から指定された
レコードを転送した後、連続してそのトラックの残りの
レコードをキャッシュメモリに転送して、格納すること
ができる。That is, as shown in Figure 4, IARI for specifying μP1 is first selected as the address register, and REGI for storing the data of μP1 is selected as the register. The 5TARTμP2 instruction selects IAR2 as the address register and selects REG2 as the register. Further, by the MULTI RUN instruction, the address registers IARI and IAR2 are alternately selected, and the registers REGI and REG2 are alternately selected. In this way, it is possible to run two microprograms in parallel, and after transferring the specified record from CPU 1, the remaining records of that track are continuously transferred to the cache memory and stored. be able to.
以上説明したように、本発明によれば、外部記憶制御装
置において、2つのマイクロプログラムを同時走行でき
るようにしたので、CPUから指定されたレコードの転
送の後、連続して同一トラック内の残りのレコードをキ
ャッシュメモリに転送・格納することができ、その結果
1回転待ちの時間を無くすことができるので、システム
の性能を向上させることが可能である。As explained above, according to the present invention, two microprograms can be run simultaneously in the external storage control device. records can be transferred and stored in the cache memory, and as a result, the time for waiting for one revolution can be eliminated, making it possible to improve the performance of the system.
第1図は本発明の一実施例を示す磁気ディスク制御部こ
のブロック図、第2図は第1図におけるマイクロプログ
ラムμP1.μP2の処理手順を示すタイムチャート、
第3図は第1図のマイクロプロセッサのブロック図、第
4図は第3図におけるアドレスレジスタとデータレジス
タの選択状態を示す図、第5図は磁気ディスク・サブシ
ステムのプロ、ツク構成図、第6@は第5図のCPUか
ら発行されるコマンド群の一例を示す図である。
1:CPTJ、2:磁気ディスク制御装置、3:キャッ
シュメモリ、4;磁気ディスク装置、22:データ転送
制御部、21.21インタフ工−ス制御部、24:マイ
クロプロセッサ、30,31゜32:フリツププロップ
、33:制御用メモリ。
34.41:fi択回路、43:演算回路、42:デコ
ーダ、35.36:アドレスレジスタ。
第 1 図
4%
第 2 図FIG. 1 is a block diagram of a magnetic disk control unit showing one embodiment of the present invention, and FIG. 2 is a block diagram of the microprogram μP1. A time chart showing the processing procedure of μP2,
3 is a block diagram of the microprocessor shown in FIG. 1, FIG. 4 is a diagram showing the selected state of the address register and data register in FIG. 3, and FIG. 5 is a block diagram of the magnetic disk subsystem programmer. 6th @ is a diagram showing an example of a command group issued from the CPU of FIG. 5. 1: CPTJ, 2: Magnetic disk control device, 3: Cache memory, 4: Magnetic disk device, 22: Data transfer control section, 21.21 Interface control section, 24: Microprocessor, 30, 31° 32: Flip-prop, 33: Control memory. 34.41: fi selection circuit, 43: arithmetic circuit, 42: decoder, 35.36: address register. Figure 1 4% Figure 2
Claims (1)
しを指定されたレコードが上記キャッシュメモリに存在
しない時には、該レコードを外部記憶装置から読出して
上位装置に転送すると同時に、上記キャッシュメモリに
も転送・格納した後、トラックの残りのレコードを上記
キャッシュメモリに転送・格納する外部記憶制御装置に
おいて、2以上のプログラムを並列に走行させるプロセ
ッサを有し、上位装置に指定されたレコードを転送する
までは第1のプログラムにより制御し、転送した時点以
降は複数プログラムを起動させ、指定されたレコード以
外の残りのレコードをキャッシュメモリに転送・格納す
る処理を第2のプログラムにより制御し、その間、上位
装置からの起動に対する応答動作を上記第1のプログラ
ムにより制御することを特徴とする外部記憶制御方式。(1) If a cache memory is provided and the record specified to be read by the host device does not exist in the cache memory, the record is read from the external storage device and transferred to the host device, and at the same time, it is also transferred to the cache memory. After storing, the external storage control device transfers and stores the remaining records of the track to the cache memory, and has a processor that runs two or more programs in parallel until the specified record is transferred to the host device. The first program controls the process, and after the transfer, multiple programs are started, and the second program controls the process of transferring and storing the remaining records other than the specified record in the cache memory. An external storage control system characterized in that a response operation to a startup from is controlled by the first program.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60296844A JPS62154153A (en) | 1985-12-27 | 1985-12-27 | Control system for external storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60296844A JPS62154153A (en) | 1985-12-27 | 1985-12-27 | Control system for external storage |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62154153A true JPS62154153A (en) | 1987-07-09 |
Family
ID=17838890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60296844A Pending JPS62154153A (en) | 1985-12-27 | 1985-12-27 | Control system for external storage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62154153A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01269142A (en) * | 1988-04-20 | 1989-10-26 | Hitachi Ltd | Buffer memory control system |
JPH0235542A (en) * | 1988-07-26 | 1990-02-06 | Hitachi Ltd | Transfer control system for disk cache data |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59100964A (en) * | 1982-12-01 | 1984-06-11 | Hitachi Ltd | Parallel transfer type director device |
-
1985
- 1985-12-27 JP JP60296844A patent/JPS62154153A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59100964A (en) * | 1982-12-01 | 1984-06-11 | Hitachi Ltd | Parallel transfer type director device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01269142A (en) * | 1988-04-20 | 1989-10-26 | Hitachi Ltd | Buffer memory control system |
JPH0235542A (en) * | 1988-07-26 | 1990-02-06 | Hitachi Ltd | Transfer control system for disk cache data |
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