JPS62154023A - Mask read control system for operand data - Google Patents
Mask read control system for operand dataInfo
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- JPS62154023A JPS62154023A JP29767485A JP29767485A JPS62154023A JP S62154023 A JPS62154023 A JP S62154023A JP 29767485 A JP29767485 A JP 29767485A JP 29767485 A JP29767485 A JP 29767485A JP S62154023 A JPS62154023 A JP S62154023A
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- operand
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- microinstruction
- floating
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Abstract
Description
【発明の詳細な説明】
〔概要〕
浮動小数点演算におけるオペランドの符号、指数部、仮
数部等の分離フェッチを、1バス形式のアーキテクチュ
アで行なう場合、マスク指定フィールドをもつマイクロ
命令を用いて行なう。DETAILED DESCRIPTION OF THE INVENTION [Summary] When separate fetching of the sign, exponent part, mantissa part, etc. of an operand in a floating-point operation is performed using a one-bus architecture, it is performed using a microinstruction having a mask specification field.
本発明は、計算機の算術演算装置に関するものであり、
特に浮動小数点演算におけるオペランドの各要素部分の
分離に有用なマスク読出し制御方式に関する。The present invention relates to an arithmetic operation device for a computer,
In particular, the present invention relates to a mask read control method useful for separating each element part of an operand in floating point arithmetic.
一般に計算機の浮動小数点演算では、主記憶装置からオ
ペランドをフェッチし、符号、指数部。Generally, in floating point operations in computers, the operands are fetched from main memory, and the sign and exponent parts are fetched from the main memory.
仮数部の領域を分離して演算を行なう必要がある。It is necessary to separate the mantissa area and perform the operation.
ところで1パス形式のアーキテクチュアの計算機では、
フェッチされたオペランドから、複数バス(nバス)形
式のアーキテクチュアのように1ステツプで符号、指数
部、仮数部の各領域を分離することはできず、一般には
、フェッチデータを。By the way, in a computer with a one-pass architecture,
It is not possible to separate the sign, exponent, and mantissa areas from the fetched operand in one step as in a multi-bus (n-bus) architecture; in general, the fetched data is separated from the fetched operand in one step.
−互生記憶のワークエリアにロードした後、マスクを用
いて分離する方法がとられている。そしてこの分離には
、多数のステップを要するのが普通である。- After loading into the work area of reciprocal memory, a method is used to separate using a mask. This separation typically requires multiple steps.
第5図は、従来方式の1パス形式のアーキテクチュアに
よる浮動小数点演算機構の1例を示したものであり5ま
た第6図はその制御フローである。FIG. 5 shows an example of a floating point arithmetic mechanism using a conventional one-pass architecture, and FIG. 6 shows its control flow.
第5図において、2は主記憶装置からフェッチしたデー
タを一時的に格納しておくフローティング・レジスタ(
FR)、4は内部バス、5はワーク・レジスタ(WR)
、6は算術演算ユニット(ALU)である。In Figure 5, 2 is a floating register (2) that temporarily stores data fetched from the main memory.
FR), 4 is internal bus, 5 is work register (WR)
, 6 is an arithmetic operation unit (ALU).
次に、第6図に示す制御フローのステップ■ないし■に
したがって、第5図の機構の動作を説明する。なお指数
部分離用の第1のマスクと仮数部分離用の第2のマスク
とがイミーディエイトデータとして予め用意されている
ものとする。Next, the operation of the mechanism shown in FIG. 5 will be explained according to steps (1) to (2) of the control flow shown in FIG. It is assumed that a first mask for separating the exponent part and a second mask for separating the mantissa part are prepared in advance as immediate data.
■ フローティング・レジスタ(FR)2から。■ From floating register (FR) 2.
第1オペランドを読み出し、内部バス4.算術演算ユニ
ッl−(ALU)6を経て、ワーク・レジスタ(WR)
5にロードする。Read the first operand and read the internal bus 4. Through the arithmetic operation unit (ALU) 6, the work register (WR)
Load into 5.
■ 算術演算ユニッ)(ALU)6で、第1のマスクを
用いて第1オペランドから指数部を分離し、ワーク・レ
ジスタ(WR)5に格納する。(2) The arithmetic operation unit (ALU) 6 separates the exponent part from the first operand using the first mask and stores it in the work register (WR) 5.
■ 同様に、第2のマスクを用いて第1オペランドから
仮数部を分離し、ワーク・レジスタ(WR)5に格納す
る。(2) Similarly, separate the mantissa from the first operand using the second mask and store it in the work register (WR) 5.
■ フローティング・レジスタ(FR)2から第2オペ
ランドを読み出し、ワーク・レジスタ(WR)5にロー
ドする。■ Read the second operand from floating register (FR) 2 and load it into work register (WR) 5.
■ 第2オペランドから第1のマスクを用いて指数部を
分離し、ワーク・レジスタ(WR)5に格納する。■ Separate the exponent part from the second operand using the first mask and store it in the work register (WR) 5.
■ 第2オペランドから第2のマスクを用いて仮数部を
分離し、ワーク・レジスタ(WR)5に格納する。■ Separate the mantissa from the second operand using the second mask and store it in the work register (WR) 5.
■ ワーク・レジスタ(WR)5から、第1および第2
のオペランドの各指数部データを読み出し、算術演算ユ
ニソ) (ALU)6で指定されている演算を実行し、
結果をワーク・レジスタ(WR)5に格納する。■ From work register (WR) 5, the first and second
Reads each exponent part data of the operand, executes the operation specified by the arithmetic operation unit (ALU) 6,
Store the result in work register (WR) 5.
■ ワーク・レジスタ(WR)5から、第1および第2
のオペランドの各仮数部データを読み出し、算術演算ユ
ニッl−(ALU)6で指定されている演算を実行し、
結果をワーク・レジスタ(WR)5に格納する。■ From work register (WR) 5, the first and second
reads each mantissa data of the operand, executes the operation specified by the arithmetic operation unit l-(ALU) 6,
Store the result in work register (WR) 5.
■ 指数部と仮数部の演算結果を組み合わせ、主記憶装
置にストアし、終了する。■ Combine the results of the exponent and mantissa operations, store them in main memory, and exit.
従来の1パス形式のアーキテクチュアの計算機では、浮
動小数点演算時に、オペランドのマスク処理に時間がか
かり、演算速度が遅くなるという欠点があった。他方、
複数バス形式のアーキテクチュアを採用すれば、オペラ
ンド中の符号、指数部、仮数部の分離は簡単となり、1
ステツプで実現できるが、その反面、ハードウェア量が
増大するという問題があった。Conventional computers with one-pass architecture have the disadvantage that during floating-point operations, masking of operands takes time, which slows down the operation speed. On the other hand,
By adopting a multi-bus architecture, it is easy to separate the sign, exponent, and mantissa in an operand, and
This can be achieved using steps, but on the other hand, there is a problem in that the amount of hardware increases.
本発明は、1パス形式のアーキテクチュアにおいて、浮
動小数点演算を制御するマクロ命令にイミディエート・
データ(即値)・フィールドをもツマイクロ命令ヲ用い
、そのフィールドにマスク・データを設定して、フェッ
チ・オペランドから。The present invention provides immediate input to macro instructions that control floating-point operations in a one-pass architecture.
Use a microinstruction with a data (immediate) field, set mask data in that field, and fetch from the operand.
符号、指数部、仮数部などの必要なデータを直接分離指
定できるようにしている。Necessary data such as sign, exponent, and mantissa can be directly specified separately.
第1図は5本発明の原理を示す1パス形式のアーキテク
チュアの浮動小数点演算機構の構成図である。FIG. 1 is a block diagram of a floating point arithmetic mechanism of a one-pass type architecture showing the principle of the present invention.
図において、1はマイクロ命令、11はソース指定フィ
ールド(Source)、 12はマスク制御フィー
ルド(MSK CTL)、13はイミディエート・デ
ータ・フィールド(1mm Data)、 2はフロ
ーティング・レジスタ(F R)、 3はマスク論理回
路、4は内部バスを表わす。In the figure, 1 is a microinstruction, 11 is a source specification field (Source), 12 is a mask control field (MSK CTL), 13 is an immediate data field (1mm Data), 2 is a floating register (FR), 3 4 represents a mask logic circuit, and 4 represents an internal bus.
マイクロ命令1のソース・フィールド11には。In source field 11 of microinstruction 1.
フローティング・レジスタ(FR)2内のオペランドを
指定する情報が設定される。またマスク制御フィールド
(MSK CTL)には、マスク論理回路3のマスク
論理機能を制御する情報が設定される。そしてイミディ
エート・データ・フィールド13 (1mm Data
)には、マスク・データが設定される。Information specifying the operand in floating register (FR) 2 is set. Further, information for controlling the mask logic function of the mask logic circuit 3 is set in the mask control field (MSK CTL). and immediate data field 13 (1mm Data
) is set with mask data.
フローティング・レジスタ(FR)2には、フェッチさ
れた複数のオペランド(この場合は浮動小数点データ)
が格納される。Floating register (FR) 2 contains the fetched operands (in this case floating point data)
is stored.
マスク論理回路3は、フローティング・レジスタ(FR
)2から読み出されたオペランドと、マクロ命令lのイ
ミディエート・データ・フィールド(1mm Data
) 13のマスク・データとの間のAND、OR等の論
理演算を実、行し、オペランド内の指定された部分を抽
出して内部バス4へ出力する。The mask logic circuit 3 includes a floating register (FR
)2 and the immediate data field (1mm Data
) Executes logical operations such as AND and OR with the 13 mask data, extracts a specified part in the operand, and outputs it to the internal bus 4.
内部バス4には9図示されていない算術演算ユニットA
LUに結合されており、オペランドから分離された符号
、指数部、仮数部が転送される。The internal bus 4 has 9 arithmetic units A (not shown).
It is connected to the LU and the sign, exponent, and mantissa separated from the operand are transferred.
本発明によれば、マイクロ命令自体にマスク情報が含ま
れ、しかもマスク処理はオペランド読み出しと同時に行
われるため、オペランドのマスク処理を迅速に行なうこ
とができる。According to the present invention, the mask information is included in the microinstruction itself, and the masking process is performed at the same time as operand reading, so that the operand masking process can be performed quickly.
第2図に1本発明の構成によりオペランド・データから
個々の要素部分を分離する動作例を示す。FIG. 2 shows an example of operation for separating individual element parts from operand data according to the configuration of the present invention.
第2図(a)は、フローティング・レジスタ(FR)2
から読み出された浮動小数点形式のオペランド・データ
であり、符号S、指数部、仮数部で構成されている。Figure 2(a) shows floating register (FR) 2
This is operand data in floating point format read from , and consists of a sign S, an exponent part, and a mantissa part.
第2図(b)は、マイクロ命令1のイミディエート・デ
ータ・フィールド13に設定されたマスク・データを示
し、オペランド・データから指数部のみを分離するため
、指数部に対応する領域のビットのみに“1”が設定さ
れ、残りは“0”となっている。FIG. 2(b) shows the mask data set in the immediate data field 13 of microinstruction 1. In order to separate only the exponent part from the operand data, only the bits in the area corresponding to the exponent part are "1" is set, and the rest are "0".
第2図(C1は、マスク論理回路3において、(a)と
(b)のデータのAND論理をとり、指数部以外をマス
クして内部バス4上へ出力したデータを示している。FIG. 2 (C1) shows data outputted onto the internal bus 4 by ANDing the data (a) and (b) in the mask logic circuit 3, masking parts other than the exponent part.
第3図は1本発明の1バス形式のアーキテクチヱアによ
る浮動小数点演算機構の1実施例の構成を示したもので
あり、第4図は、その制御フローである。FIG. 3 shows the configuration of an embodiment of a floating point arithmetic unit using a one-bus type architecture according to the present invention, and FIG. 4 shows its control flow.
第3図において、1はマイクロ命令、2はフローティン
グ・レジスタ(FR)、3はマスク論理回路、4は内部
バス、5はワーク・レジスタ(WR)、6は算術演算ユ
ニット(A L U)である。In Figure 3, 1 is a microinstruction, 2 is a floating register (FR), 3 is a mask logic circuit, 4 is an internal bus, 5 is a work register (WR), and 6 is an arithmetic operation unit (ALU). be.
次に第4図に示す制御フローのステップ■ないし■にし
たがって、第3図の実施例構成の動作を説明する。Next, the operation of the embodiment shown in FIG. 3 will be described in accordance with steps (1) to (2) of the control flow shown in FIG.
■ フローティング・レジスタ(FR)2から。■ From floating register (FR) 2.
浮動小数点演算の第1オペランドを読み出し。Reads the first operand of floating point operation.
マスク論理回路3で指数部のみを分離して、ワーク・レ
ジスタ(WR)5にロードする。The mask logic circuit 3 separates only the exponent part and loads it into the work register (WR) 5.
このとき、マイクロ命令1のマスク制御フィールドとイ
ミディエート・データ・フィールドとは、マスク論理回
路3に対して、第1オペランド中の指数部以外をマスク
する情報をもっている。At this time, the mask control field and immediate data field of microinstruction 1 have information for masking logic circuit 3 other than the exponent part in the first operand.
■ 同様にして、フローティング・レジスタ(FR)2
から、第2オペランドを読み出し、その指数部を分離し
て、算術演算ユニッ) (ALU)6にロードし、2つ
のオペランドの指数部同士を演算する。結果はワーク・
レジスタ(WR)5に格納する。■ Similarly, floating register (FR) 2
, the second operand is read out, its exponent part is separated and loaded into the arithmetic operation unit (ALU) 6, and the exponent parts of the two operands are operated on. The result is work.
Store in register (WR) 5.
■ 次に再びフローティング・レジスタ(FR)2から
第1オペランドを読み出し、マスク論理回路3で今度は
仮数部を分離してワーク・レジスタ(WR)5にロード
する。(2) Next, the first operand is read from the floating register (FR) 2 again, and the mask logic circuit 3 separates the mantissa part and loads it into the work register (WR) 5.
■ 同様に、第2オペランドについて仮数部を分離し、
算術演算ユニット(ALU)6にロードし、2つのオペ
ランドの仮数部同士を演算する。■ Similarly, separate the mantissa for the second operand,
The data is loaded into the arithmetic operation unit (ALU) 6, and the mantissa parts of the two operands are operated on.
結果はワーク・レジスタ(WR)に格納スる。The result is stored in the work register (WR).
■ 演算された結果の指数部と仮数部のデータを併合し
て主記憶にストアする。■ Combine the exponent and mantissa data of the calculated result and store it in main memory.
本発明によれば、演算制御用のマイクロ命令が即値でマ
スク・データを与えることができるため。According to the present invention, the microinstruction for arithmetic control can provide mask data as an immediate value.
フェッチされたオペランド・データを算術演算ユニット
へ読み込む際、同時的にその中の必要な要素部分を分離
することができ、1バス形式のアーキテクチュアの計算
機であっても浮動小数点演算の高速処理を可能にするこ
とができる。When fetched operand data is read into the arithmetic operation unit, it is possible to simultaneously separate the necessary elements within it, enabling high-speed processing of floating point operations even on computers with a single-bus architecture. It can be done.
第1図は本発明の原理的構成図、第2図は本発明による
オペランド・データの分離動作例を示す説明図、第3図
は本発明の1実施例の構成図、第4図は第3図に示す実
施例構成の動作を説明するための制御フロー図、第5図
は従来例の構成図。
第6図は第5図に示す従来例構成の動作を説明するため
の制御フロー図である。
第1図中。
1:マイクロ命令
11:ソース・フィールド(S ource)12:マ
スク制御フィールド(MSK CTL)13:イミデ
ィエート・データ・フィールド(Imm Data)
2:フローティング・レジスタ(FR)3:マスク論理
回路
4:内部ハス
特許出願人 パナファコム株式会社代理人弁理士
長谷用 文 廣(外1名)オへ3ンント1テ二7
本4多明1;よろオマツンドテー24イト島i動イYイ
夢り第 2 12]
4発II肋1事E録イ91十−(邊らぐ第 31211
イ足来イ5“沖件’l#70−
ィ疋来1511り檎A
第 5 図FIG. 1 is a diagram showing the basic configuration of the present invention, FIG. 2 is an explanatory diagram showing an example of operand data separation operation according to the present invention, FIG. 3 is a diagram showing the configuration of one embodiment of the present invention, and FIG. 3 is a control flow diagram for explaining the operation of the embodiment configuration shown in FIG. 3, and FIG. 5 is a configuration diagram of a conventional example. FIG. 6 is a control flow diagram for explaining the operation of the conventional configuration shown in FIG. In Figure 1. 1: Microinstruction 11: Source field (SOURCE) 12: Mask control field (MSK CTL) 13: Immediate data field (Imm Data) 2: Floating register (FR) 3: Mask logic circuit 4: Internal lotus Patent applicant: Patent attorney representing Panafacom Co., Ltd.
Fumi Hiroshi (1 other person) for Hase (1 person) Ohe 3 nt 1 te 2 7 Hon 4 Ta Akira 1; -(Beragu No. 31211 Iashirai 5 "Oki matter'l #70- Iirirai 1511 Rito A Fig. 5
Claims (1)
てマスク・データを用いて所定のマスク演算を行なうマ
スク論理回路(3)をそなえ、演算を制御するためのマ
イクロ命令として、イミディエート・データ・フィール
ド(13)を有するマイクロ命令(1)を用い、イミデ
ィエート・データ・フィールド(13)にマスク・デー
タを設定し、当該マイクロ命令(1)の実行時に、その
イミディエート・データ・フィールド(13)のマスク
・データを上記マスク論理回路(3)に印加し、主記憶
装置から読み出されたオペランド・データに対してマス
ク演算を行なわせることを特徴とするオペランド・デー
タのマスク読み出し制御方式。[Scope of Claims] A computer with a one-bus architecture, comprising a mask logic circuit (3) that performs a predetermined mask operation using mask data on operand data read from the main memory, As a microinstruction for controlling an operation, a microinstruction (1) having an immediate data field (13) is used, mask data is set in the immediate data field (13), and the microinstruction (1) When executing, the mask data of the immediate data field (13) is applied to the mask logic circuit (3) to cause a mask operation to be performed on the operand data read from the main memory. Features a mask read control method for operand data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29767485A JPS62154023A (en) | 1985-12-26 | 1985-12-26 | Mask read control system for operand data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29767485A JPS62154023A (en) | 1985-12-26 | 1985-12-26 | Mask read control system for operand data |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62154023A true JPS62154023A (en) | 1987-07-09 |
Family
ID=17849667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29767485A Pending JPS62154023A (en) | 1985-12-26 | 1985-12-26 | Mask read control system for operand data |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62154023A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6468829A (en) * | 1987-09-10 | 1989-03-14 | Hitachi Ltd | Arithmetic unit |
-
1985
- 1985-12-26 JP JP29767485A patent/JPS62154023A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6468829A (en) * | 1987-09-10 | 1989-03-14 | Hitachi Ltd | Arithmetic unit |
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