JPS62151970A - Lock byte access system - Google Patents

Abstract

PURPOSE:To prevent the total throughput of a memory controller from being deteriorated by providing an area for holding a lock byte in a memory address conversion table. CONSTITUTION:An MCU incorporates with a cache memory and there is only one memory bus for making access to the cache memory or an MMU 600 from respective processors. Therefore, when plural memory requests or lock requests are superimposed and outputted, the MCU 500 accepts one memory request or one lock request based on a predetermined priority. The MCU 500 is accessory to the accepted memory request or the lock request. They respectively make access to the cache memory or the MMU 600 based on a real memory address or a lock byte address and a request code and transmit the result together with a reply signal to a request original device of the memory request or the lock request.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はロックバイトアクセス方式に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a lock byte access method.

複数の処理装置（中央処理装置や入出力処理装置等）で
構成されるコンピュータシステムにおいては、周知のよ
うに、各処理装置による処理の順序性が重要となる。た
とえば、第１の処理装置が作成したメツセージを第２の
処理装置が引取るような場合に、第２の処理装置はメツ
セージの作成完了を待ってからこれを引取るだめの動作
を開始する必要がある。As is well known, in a computer system configured with a plurality of processing units (such as a central processing unit and an input/output processing unit), the order of processing by each processing unit is important. For example, when a second processing device receives a message created by a first processing device, the second processing device needs to wait for the creation of the message to be completed before starting the operation of receiving the message. There is.

このような処理の順序を守るために、メモリの所定エリ
アに設定されたロックバイトを読出し、このロックバイ
トの内容を判別することにより、処理未了か処理終了か
を表現するようにしている。In order to maintain the order of such processing, a lock byte set in a predetermined area of the memory is read out, and the content of this lock byte is determined to indicate whether processing is incomplete or completed.

〔従来の技術〕[Conventional technology]

従来のこの種のロックバイトアクセス方式は、主記憶装
置やキャシェメモリにロックエリアを設けてそこに所定
のロックバイトを予め書込んでおき、処理装置は通常デ
ータをアクセスするためのメモリリクエストと同様にし
てロックバイトエリアをアクセスするためのロックリク
エストをメモリ制御装置へ適時に出力し、ロック動作あ
るいはアンロック動作を実行するようにしている。In the conventional lock byte access method of this type, a lock area is provided in the main memory or cache memory, a predetermined lock byte is written there in advance, and the processing unit handles the same memory requests as normal data accesses. A lock request for accessing the lock byte area is outputted to the memory control device in a timely manner, and a locking or unlocking operation is executed.

メモリ制御装置にキャシュメモリを備えている場合には
、主記憶装置上に定義されたロックバイトを初めて読出
すときは、通常、主記憶装置のロックバイトエリアを読
出し、その読出処理の過程でキャシュメモリのロックバ
イトエリアに当該ロックバイトの写しを書込み、次回か
らのこのロックバイトの読出はキャシュメモリを読出す
ことによりロックバイト読出時間の削減を図っている。When the memory control unit is equipped with a cache memory, when reading the lock byte defined on the main memory for the first time, the lock byte area of the main memory is usually read and the cache is saved in the process of reading. A copy of the lock byte is written in the lock byte area of the memory, and the lock byte is read from the cache memory the next time, thereby reducing the lock byte reading time.

。 〔発明が解決しようとする問題点〕 ところで、ロックを取りに来たロックリクエストに対し
ロックバイトがロック状態を表わしているときには、メ
モリ制御装置はロックリクエスト元の処理装置にロック
不成功であることを通知する必要があり、またロックリ
クエスト元は、通常、ロックが成功するまでロックリク
エストを出し続けるが、前述のような従来方式において
は、ロックバイトエリアが主記憶装置やキャシュメモリ
に備えられているため、ロックリクエストに対する応答
時間が長くなるので、ロック不成功となり、したがって
実質的に無意味なロックリクエストで主記憶アクセスパ
スあるいはキャシュメモリを無駄に占有するとと如なシ
、メモリ制御装置のトータルスループットを低下させる
という問題点がある。. [Problem to be Solved by the Invention] By the way, when the lock byte indicates a locked state in response to a lock request that has come to acquire a lock, the memory control device informs the processing device that issued the lock request that the lock was unsuccessful. In addition, the lock request source usually continues to issue lock requests until the lock is successful, but in the conventional method described above, the lock byte area is provided in main storage or cache memory. As a result, the response time to a lock request becomes longer, resulting in a lock failure.Therefore, if the main memory access path or cache memory is wasted with a substantially meaningless lock request, the total cost of the memory control device will be reduced. There is a problem that throughput is reduced.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

本発明の方式は、複数処理装置に共用されるメモリ制御
装置内に備えられかつ処理装置からのメモリアクセスに
伴う実メモリアドレスを物理メモリアドレスに変換する
テーブルに、 物理メモリアドレス対応の少なくとも１つのロックバイ
トエリアを設けて、 メモリ制御装置によ多制御される主記憶装置上に定義さ
れたロックバイトのうちの所定のロックバイトをロック
バイトエリアに予め登録しておき、処理装置はロックリ
クエスト時にロックバイトエリアをアクセスしてロック
動作あるいはアンロック動作を実行するようにしたこと
を特徴とする。The method of the present invention includes at least one table corresponding to a physical memory address that is provided in a memory control device shared by a plurality of processing devices and that converts a real memory address accompanying a memory access from a processing device into a physical memory address. A lock byte area is provided, and a predetermined lock byte among lock bytes defined on the main memory that is controlled by the memory control device is registered in advance in the lock byte area, and the processing device The present invention is characterized in that a locking operation or an unlocking operation is executed by accessing a lock byte area.

〔実施例〕〔Example〕

次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例および第２図は本実施例のハ
ードウェア環境をそれぞれ示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing the hardware environment of this embodiment.

先ず第２図を参照すると、本ハードウェア環境は２つの
中央処理装置（以下ＣＰＵと記す）１００および２００
と、２つの入出力処理装置（以下工ＯＰと記す）３００
および４００と、これらの処理装置群に共用されるメモ
リ制御装置（以下ＭＣＵと記す）５００と、ＭＣＵ３０
０によ多制御される主記憶装置（ＭＭＵ）６００とから
成る。First, referring to FIG. 2, this hardware environment consists of two central processing units (hereinafter referred to as CPUs) 100 and 200.
and two input/output processing devices (hereinafter referred to as OP) 300
and 400, a memory control unit (hereinafter referred to as MCU) 500 shared by these processing device groups, and MCU 30.
0 and a main memory unit (MMU) 600 that is controlled by the computer.

処理装置群は、ＭＣＵ３００に対してＭＭＵ　６００や
ＭＣＵ３００に含まれるキャシュメモリに対する読出動
作や書込動作を要求するメモリリクエストあるいはロッ
ク動作やアンロック動作を要求するロックリクエストを
アドレスや書込データと共にＭＣＵ３００に送出する。The processing device group sends a memory request requesting a read operation or write operation to the MMU 600 or a cache memory included in the MCU 300 or a lock request requesting a lock operation or unlock operation to the MCU 300 together with an address and write data. Send to.

ＭＣＵ３００はキャシュメモリ（図示省略する）を内蔵
しているが、各処理装置からキャシュメモリあるいはＭ
ＭＵ６００をアクセスするためのメモリパスは１つしか
ない。The MCU 300 has a built-in cache memory (not shown);
There is only one memory path to access the MU 600.

このため、複数個のメモリリクエストやロックリクエス
トが重畳して出力されたときには、ＭＣＵ３００は予め
定めた優先順位に基づき１つのメモリリクエストあるい
はロックリクエストのみを受付けるようＫなっている。Therefore, when multiple memory requests or lock requests are output in a superimposed manner, the MCU 300 is designed to accept only one memory request or lock request based on a predetermined priority order.

ＭＣＵ３００は受付はメモリリクエストあるいはロック
リクエストに付帯する、それぞれ実メモリアドレスある
いはロックバイトアドレスとリクエストコードとに基づ
き、キャシュメモリまたはＭＭＵ６００をアクセスして
、その結果をリプライ信号と共にメモリリクエストある
いはロックリクエストの要求元装置へ送出する。The MCU 300 accesses the cache memory or MMU 600 based on the real memory address or lock byte address and request code attached to the memory request or lock request, respectively, and sends the result along with a reply signal to the memory request or lock request. Send to the source device.

次に、ＭＣＵ３００の詳細を示す第１図を参照すると、
第１図にはフローティングアドレスレジスタ（ＦＬＯＡ
ＴＩＮＧ　ＡＤＤＲＥＳ８　ＲＥＧＩＳＴＥＲ。Next, referring to FIG. 1 showing details of the MCU 300,
Figure 1 shows the floating address register (FLOA).
TING ADDRES8 REGISTER.

以下ＦＡＲ，と記す）テーブル１０を中心にして、リク
エストアドレスレジスタ２０．リクエストコ−ドレジス
タ３０．ロックバイトアドレスレジスタ４０．ロックデ
ータレジスタ５０．ロック・アンロック制御回路６０お
よびセレクタ７０が示されている。ＭＣＵ３００は、も
ちろん、これら以外の多数の回路を含んでいるが、図面
の繁雑化を回避しまた説明を単純化するために、本発明
の特徴となる部分のみを図示した。(hereinafter referred to as FAR) table 10, request address register 20. Request code register 30. Lock byte address register 40. Lock data register 50. A lock/unlock control circuit 60 and a selector 70 are shown. Of course, the MCU 300 includes many other circuits, but in order to avoid complicating the drawings and simplify the explanation, only the portions that are characteristic of the present invention are illustrated.

リクエストアドレスレジスタ２０．リクエストコードレ
ジスタ３０．ロックバイトアドレスレジスタ４０および
ロックデータレジスタ５０は、処理装置群１００〜４０
０からのメモリリクエストやロックリクエスト受付は時
に、それぞれのリクエストに付随するリクエストアドレ
ス、リクエストコード、ロックバイトアドレスおよびロ
ックデータが入る。これらの入力は、処理装置群１００
〜４００からのメモリリクエストやロックリクエストが
重畳した場合には予め定められた優先順位に基づいて一
つのみが選択されて行なわれる。Request address register 20. Request code register 30. The lock byte address register 40 and the lock data register 50 are connected to the processing device groups 100 to 40.
When accepting a memory request or a lock request from 0, the request address, request code, lock byte address, and lock data that accompany each request are sometimes included. These inputs are sent to the processing device group 100.
When memory requests and lock requests from 400 to 400 overlap, only one is selected and executed based on a predetermined priority order.

ＦＡＲテーブル１０は、リクエストアドレスのうちの上
位ビットによって定まる実メモリアドレス対応にエント
リを有し、各エントリは実メモリアドレスと１対１対応
の物理メモリアドレス１３゜実メモリアドレスと１対Ｎ
（Ｎ≧１）対応のロックバイト１４．物理メモリアドレ
ス１３の有効とット１１およびロックバイト１４の有効
ビット１２を保持する各欄から構成される。The FAR table 10 has entries corresponding to real memory addresses determined by the upper bits of the request address, and each entry has a 1:1 physical memory address with a 1:1 correspondence with the real memory address and a 1:N correspondence with the real memory address.
(N≧1) corresponding lock bite 14. It consists of columns that hold valid bits 11 of physical memory addresses 13 and valid bits 12 of lock bytes 14.

リクエストアドレスレジスタ２０は、また、ＦＡＲ，テ
ーブル１０に物理メモリアドレス１３とその有効ビット
１１やロックバイト１４に対する有効ビット１２をロー
ドするときに使用される。すなわち、システム立上げ時
には処理装置群のうちでホストとなるＣＰＵ１００また
は２００が、実メモリアドレス対応の物理メモリアドレ
ス１３を有効ビット１１（論理１１１となっている）と
共にリクエストアドレスレジスタ２０を介してＦＡＲテ
ーブル１０に書込み、更に、ＭＭＵ６００に格納されて
いるロックバイトのうちで頻繁に使用されるものをＭＭ
Ｕ　６００またはキャシュメモリからセレクタ７０を介
し、また、その有効ビット１２をリクエストアドレスレ
ジスタ２０を介してそれぞれＦＡＲテーブル１０に書込
む。このときのＦＡＲテーブル１０に対する書込みアド
レスはリクエストアドレスレジスタ２０により、また、
ロックバイト１４の書込みアドレスはロックバイトアド
レスレジスタ４０によりそれぞれ与えられる。The request address register 20 is also used to load the physical memory address 13 and its valid bit 11 and valid bit 12 for the lock byte 14 into the FAR table 10. That is, at system start-up, the CPU 100 or 200, which is the host among the processing units, sends the physical memory address 13 corresponding to the real memory address to the FAR along with the valid bit 11 (logical 111) via the request address register 20. Write to table 10, and write frequently used lock bytes stored in MMU 600 to MM
Writes the valid bit 12 from the U 600 or cache memory to the FAR table 10 via the selector 70 and the request address register 20, respectively. At this time, the write address for the FAR table 10 is determined by the request address register 20, and
The write addresses of lock bytes 14 are provided by lock byte address registers 40, respectively.

さて、以上のようにしてＦＡＲテーブル１０に物理メモ
リアドレス１３とロックバイト１４とがロードされると
、本コンピュータシステムを稼動させることができるよ
うになる。処理装置群は実行すべきプログラムに基づい
てメモリリクエストやロックリクエストをＭＣＵ３００
に出力する。Now, when the physical memory address 13 and lock byte 14 are loaded into the FAR table 10 as described above, the present computer system can be operated. The processing units send memory requests and lock requests to the MCU 300 based on the program to be executed.
Output to.

リクエストコードレジスタ３０に入力するリクエストコ
ードがメモリリクエストであるときには、リクエストア
ドレスレジスタ２０に入力している実メモリアドレスに
よってＦＡＲテーブル１０から物理メモリアドレス１３
がその有効とット１１と共に読出される。有効ビット１
１が論理１１１であれば、対応する物理メモリアドレス
１３は有効であり、メモリリクエスト元の処理装置はそ
の物理メモリアドレスに対して読出動作または書込−９
、− に＼ 動作を行なう。ＭＭＵ６００を構成するメモリモジュー
ル等が故障している場合には、対応する物理メモリアド
レス１３の有効ビット１１は論理１０′になっており、
その物理メモリアドレス１３対応の実メモリアドレス１
１がメモリリクエストされるとエラーとなる。When the request code input to the request code register 30 is a memory request, the physical memory address 13 is retrieved from the FAR table 10 according to the real memory address input to the request address register 20.
is read out along with its valid bit 11. Valid bit 1
If 1 is logical 111, then the corresponding physical memory address 13 is valid and the processing device requesting the memory cannot perform a read operation or a write operation on that physical memory address.
, − ＼ Perform the action. If a memory module or the like constituting the MMU 600 is out of order, the valid bit 11 of the corresponding physical memory address 13 becomes logic 10'.
Real memory address 1 corresponding to physical memory address 13
If 1 is requested for memory, an error will occur.

次に、リクエストコードレジスタ３０に入力するリクエ
ストコードがロックリクエストであ如かつロック動作を
指示している場合には、リクエストアドレスレジスタ２
０とロックバイトアドレスレジスタ４０とで指定される
ロックバイト１４がＦＡＲテーブル１０からロック・ア
ンロック制御回路６０に読出される。ロック・アンロッ
ク制御回路６０は、この読出し内容に基づいてロックが
成功したか不成功であるかを判断する。Next, if the request code input to the request code register 30 is a lock request and instructs a lock operation, the request address register 30
0 and the lock byte 14 specified by the lock byte address register 40 is read out from the FAR table 10 to the lock/unlock control circuit 60. The lock/unlock control circuit 60 determines whether the lock is successful or unsuccessful based on the read contents.

ロック成功、すなわち、当該ロックバイトがアンロック
状態を表示しかつ有効ビット１２が論理１１１のときＫ
は、ロック拳アンロック制御回路６０はロックデータレ
ジスタ５０の保持内容をセレクタ７０を介してＦＡＲテ
ーブル１０のロックバイ−１０＝ ト１４に有効ビット１２と共に書込んでロック済みの表
示を行なうと共に、ロック成功の旨をロックリクエスト
元である処理装置に通知する。有効ビット１２が論理１
０１のときにはエラーとする。If the lock is successful, that is, the lock byte indicates an unlocked state and the valid bit 12 is logic 111, then K
In this case, the lock fist unlock control circuit 60 writes the contents held in the lock data register 50 to the lock byte 14 of the FAR table 10 through the selector 70 together with the valid bit 12 to indicate that the lock has been completed. Notify the processing device that made the lock request of success. Valid bit 12 is logic 1
If it is 01, it is considered an error.

また、ロック不成功、すなわち、当該ロックバイトがロ
ック状態を表示しているときには、ロック・アンロック
制御回路６０はロック不成功の旨をロックリクエスト元
の処理装置に通知する。Further, when the lock is unsuccessful, that is, the lock byte indicates a locked state, the lock/unlock control circuit 60 notifies the lock requesting processing device of the lock failure.

リクエストコードがロックリクエストでありかつアンロ
ック動作を指示している場合には、ロック・アンロック
制御回路６０は、リクエストアドレスレジスタ２０とロ
ックバイトアドレスレジスタ４０とで指定されるロック
バイトに、ロックデータレジスタ５０で与えられるアン
ロック表示のデータを有効ビット１２と共に書込む。When the request code is a lock request and instructs an unlock operation, the lock/unlock control circuit 60 stores the lock data in the lock byte specified by the request address register 20 and the lock byte address register 40. The unlock indication data given by the register 50 is written together with the valid bit 12.

ロック成功やアンロック動作指示によってロックバイト
１４が更新された場合には、ＭＣＵ３００の制御部（図
示省略）は、後処理としてＦＡＲテーブル１０の当該ロ
ックバイト１４を読出し、ＭＣＵ３００またはキャシュ
メモリの対応するアドレスに書込んでおき、ＦＡＲテー
ブル１０の１写し１を保存するようにしている。When the lock byte 14 is updated due to a successful lock or an unlock operation instruction, the control unit (not shown) of the MCU 300 reads the lock byte 14 from the FAR table 10 as post-processing, and updates the corresponding lock byte 14 from the MCU 300 or cache memory. It is written in the address and one copy 1 of the FAR table 10 is saved.

〔発明の効果〕 本発明によれば、以上に説明したように、メモリアドレ
ス変換テーブルにロックバイトを保持させておくだめの
エリアを設けることにより、このエリアをアクセスする
ことでロック動作やアンロック動作を行なうことができ
るようになるため、複数個の処理装置に共用されるキャ
シュメモリや主記憶装置をアクセスする必要が無くなり
、メモリ制御装置のトータルスループットの低下を阻止
することができるという効果がある。[Effects of the Invention] According to the present invention, as explained above, by providing an area in the memory address conversion table to hold lock bytes, locking and unlocking can be performed by accessing this area. This eliminates the need to access the cache memory and main memory that are shared by multiple processing units, and has the effect of preventing a decline in the total throughput of the memory control unit. be.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例および第２図は本実施例のハ
ードウェア環境をそれぞれ示す。 １０・・・・−・７０−ティングアドレスレジスタ（Ｆ
ＡＨ）テーブル、２０・・・・・・リクエストアドレス
レジスタ、３０・・・・・・リクエストコードレジスタ
、４０・・・・・・ロックハイドアドレスレジスタ、５
０・・・・・・ロックデータレジスタ、６０・・・・・
・ロック・アンロック制御回路、７０・・・・−・セレ
クタ、１００，２００・・・・・・中央処理装置（ＣＰ
Ｕ）、３００，４００・・・・・・入出力処理装置（Ｉ
ＯＰ）、５００・・・・・−メモリ制御装置（ＭＣＵ）
、６００・・・・・・主記憶装置。 第２図 第１図FIG. 1 shows an embodiment of the present invention, and FIG. 2 shows the hardware environment of this embodiment. 10...70-Ting address register (F
AH) Table, 20...Request address register, 30...Request code register, 40...Lockhide address register, 5
0...Lock data register, 60...
・Lock/unlock control circuit, 70...--Selector, 100, 200... Central processing unit (CP
U), 300, 400... Input/output processing device (I
OP), 500...-Memory control unit (MCU)
, 600... Main storage device. Figure 2 Figure 1

Claims (1)

【特許請求の範囲】 複数処理装置に共用されるメモリ制御装置内に備えられ
かつ前記処理装置からのメモリアクセスに伴う実メモリ
アドレスを物理メモリアドレスに変換するテーブルに、 前記物理メモリアドレス対応の少なくとも１つのロック
バイトエリアを設けて、 前記メモリ制御装置により制御される主記憶装置上に定
義されたロックバイトのうちの所定のロックバイトを前
記ロックバイトエリアに予め登録しておき、 前記処理装置はロックリクエスト時に前記ロックバイト
エリアをアクセスしてロック動作あるいはアンロック動
作を実行するようにしたことを特徴とするロックバイト
アクセス方式。[Scope of Claims] A table that is provided in a memory control device shared by a plurality of processing devices and that converts a real memory address accompanying a memory access from the processing device into a physical memory address, includes at least one table corresponding to the physical memory address. one lock byte area is provided, a predetermined lock byte among lock bytes defined on a main storage device controlled by the memory control device is registered in advance in the lock byte area, and the processing device A lock byte access method characterized in that the lock byte area is accessed to execute a lock operation or an unlock operation at the time of a lock request.