JPS62151024A - Integrated circuit device - Google Patents
Integrated circuit deviceInfo
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- JPS62151024A JPS62151024A JP29429985A JP29429985A JPS62151024A JP S62151024 A JPS62151024 A JP S62151024A JP 29429985 A JP29429985 A JP 29429985A JP 29429985 A JP29429985 A JP 29429985A JP S62151024 A JPS62151024 A JP S62151024A
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- JP
- Japan
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- circuit
- oscillation
- signal
- counter
- oscillation circuit
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- Pending
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、水晶もしくはセラミック共振子用発振回路を
有し、これにより各種タイミング信号を 。[Detailed Description of the Invention] [Industrial Field of Application] The present invention has an oscillation circuit for a crystal or ceramic resonator, which generates various timing signals.
得る集積回路装置（以下ＬＳＩと略す）に関し、特にス
タンバイ解除時における発振安定時間を得ることができ
るＬＳＩに関する。The present invention relates to an integrated circuit device (hereinafter abbreviated as LSI) that can be obtained, and particularly relates to an LSI that can obtain an oscillation stabilization time when exiting standby.
従来、振動子として水晶もしくはセラミック共振子を使
用するＬＳＩのスタンバイを解除し動作を再開させる場
合、発振安定時間を得るために、発振器からの出力信号
をカウンタに入力し、そのオーバー・フロー信号により
動作を再開するよう構成されたＬＳＩが知られている。Conventionally, when canceling standby and restarting an LSI that uses a crystal or ceramic resonator as a resonator, the output signal from the oscillator is input to a counter in order to obtain the oscillation stabilization time, and the overflow signal is used to LSIs configured to resume operation are known.
以下に図面を用いて従来例を説明する。A conventional example will be described below with reference to the drawings.
第３図は従来例を示すブロック図である。第３図におい
て１０は発振回路、２０は分周回路及びその他の論理回
路より構成されるタイミング信号発生回路、２１はタイ
ミング信号である。３０゜５０はフリップ・フロップ（
以下Ｆ／Ｆと称す）、４０は信号４１のエツジ検出回路
、９０はＦ／Ｆ３０によりリセットされ、発振器１０か
らの信号を計数するカウンタ、３１はスタンバイ命令信
号であシ、４１はスタンバイ解除信号である。FIG. 3 is a block diagram showing a conventional example. In FIG. 3, 10 is an oscillation circuit, 20 is a timing signal generation circuit composed of a frequency dividing circuit and other logic circuits, and 21 is a timing signal. 30°50 is a flip-flop (
40 is an edge detection circuit for the signal 41, 90 is a counter that is reset by the F/F 30 and counts the signal from the oscillator 10, 31 is a standby command signal, 41 is a standby release signal It is.
次にスタンバイ命令信号３１によるスタンバイについて
説明する。通常メイン・プログラムでスタンバイ命令の
実行によりスタンバイ命令信号３１が出力されＦ／Ｆ３
０．Ｆ／Ｆ５０がセットされる。これにより発振回路１
０．タイミング発生回路２０が停止し、カウンタ９０が
リセットされスタンバイ状態となる。次にスタンバイ解
除信号４１が１”になるとエツジ検出回路４０からワン
ショット・パルス信号が出力されＦ／Ｆ３０はリセット
される。とれにより発振回路１０が動作可能状態となシ
、かつ、カウンタ９０はリセットが解除され、発振回路
出力信号１１を計数する。Next, standby by the standby command signal 31 will be explained. Normally, standby command signal 31 is output by executing a standby command in the main program, and F/F3
0. F/F50 is set. As a result, the oscillation circuit 1
0. The timing generation circuit 20 stops, the counter 90 is reset, and enters a standby state. Next, when the standby release signal 41 becomes 1'', a one-shot pulse signal is output from the edge detection circuit 40 and the F/F 30 is reset. The reset is released and the oscillation circuit output signal 11 is counted.
カウンタ９０のオーバー・フロー信号によ！りＦ／Ｆ５
０をリセットし、タイミング発生回路２０が動作可能状
態となｆｉＬｓＩの動作が再開される。Due to the overflow signal of counter 90! riF/F5
0 is reset, the timing generation circuit 20 becomes operational, and the operation of fiLsI is restarted.
上述した従来の発振安定時間を得る回路を備えたＬＳＩ
は、カウンターのオーバー・フロー信号によりスタンバ
イ解除信号を出力するため、発振器の周波数が遅い場合
に必要以上に発振安定時間を設定してしまう。また発振
安定時間が異る振動子においても同一の発振安定時間を
設定してしまうため振動子に応じた最適な発振安定時間
を設定することができないという欠点があった。LSI equipped with the above-mentioned conventional circuit for obtaining oscillation stabilization time
Since the standby release signal is output by the overflow signal of the counter, the oscillation stabilization time is set longer than necessary when the oscillator frequency is slow. Furthermore, since the same oscillation stabilization time is set even for vibrators with different oscillation stabilization times, there is a drawback that it is not possible to set the optimum oscillation stabilization time depending on the vibrator.
本発明のＬＳＩは、水晶もしくはセラミック共 “振子
を用いる発振回路と、該発振回路からの出力信号に基づ
いて各種制御タイミング信号を発生するタイミング発生
回路と第１の信号により前記発振回路の動作を停止させ
第２の信号により前記発振回路を動作させる第１制御手
段と前記発振回路からの出力信号を計数し、任意時間信
号を得るタイマカウンタと前記第１制御手段により前記
タイマカウンタを初期化し、前記第１制御手段により前
記タイミング発生回路の動作を停止させ、前記タイマカ
ウンタの出力により前記タイミング発生回路を動作させ
る第２制御手段とを有し、前記タイマカウンタは前記発
振回路からの出力信号を計数するカウンタと前記カウン
タのカウント値との比較値を記憶する比較レジスタと前
記カウンタと比較レジスタとの比較回路によ）構成して
いる。The LSI of the present invention includes an oscillation circuit using a crystal or ceramic resonator, a timing generation circuit that generates various control timing signals based on an output signal from the oscillation circuit, and a first signal that controls the operation of the oscillation circuit. a first control means for stopping the oscillation circuit and operating the oscillation circuit with a second signal; a timer counter that counts output signals from the oscillation circuit to obtain an arbitrary time signal; and the first control means initializes the timer counter; and second control means for causing the first control means to stop the operation of the timing generation circuit and for causing the timing generation circuit to operate according to the output of the timer counter, the timer counter receiving the output signal from the oscillation circuit. (a comparison register for storing a comparison value between a counter for counting and a count value of the counter; and a comparison circuit between the counter and the comparison register).
次Ｋ、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の実施例を示すブロック図である。第１
図において１０は発振回路、２０は分周回路及びその他
の論理回路より構成されるタイミング信号発生回路、２
１はタイミング信号である。FIG. 1 is a block diagram showing an embodiment of the present invention. 1st
In the figure, 10 is an oscillation circuit, 20 is a timing signal generation circuit composed of a frequency divider circuit and other logic circuits, and 2
1 is a timing signal.
３０．５０はＦ／Ｆ、４０は信号４１のエツジ検出回路
６０はＦ／Ｆ ３０によりリセットされ、発振器１０か
らの信号を計数するカラ／り、７０は任意値を設定する
比較レジスタ、８０はカウンタ６０と比較レジスタ７０
の一致を検出する一致検出回路、４１はスタンバイ解除
信号である。30. 50 is an F/F, 40 is a color circuit that resets the edge detection circuit 60 of the signal 41 and counts the signal from the oscillator 10, 70 is a comparison register for setting an arbitrary value, and 80 is a comparison register for setting an arbitrary value. Counter 60 and comparison register 70
41 is a standby release signal.
次に、第１図及び動作波形を示す第２図を用いてスタン
バイ命令信号によるスタンバイについて説明する。通常
メイン・プログラムで比較レジスタ７０に振動子に応じ
た最適値を設定した後、スタンバイ命令の実行によりス
タンバイ命令信号３１が出力され、５０がセットされこ
れにより発振回路１０、タイミング発生回路２０が停止
しカウンタ６０がリセットされスタンバイ状態となる。Next, standby by a standby command signal will be explained using FIG. 1 and FIG. 2 showing operating waveforms. Normally, after setting the optimum value according to the oscillator in the comparison register 70 in the main program, the standby command signal 31 is output by executing the standby command, and 50 is set, thereby stopping the oscillation circuit 10 and timing generation circuit 20. Then, the counter 60 is reset and enters a standby state.
次に時刻ｔ２１においてスタンバイ解除信号４１が″１
”Ｋなるとエツジ検出回路４０からワンショット・パル
ス信号が出力され、Ｆ／Ｆ３０はリセットされる。これ
により発振回路１０が動作可能状態となシ、かつ、カウ
ンタ６０はリセットが解除され、発振回路出力信号１１
を計数する。−散積出回路８０によりカウンタ６０と比
較レジスタ７０の一致が検出され一致検出回路８０の出
力信号によｆｉ Ｆ／Ｆ ５０がリセットされ、タイミ
ング発生回路２０が動作可能状態とな！０、ＬＳＩの動
作が再開される。Next, at time t21, the standby release signal 41 is set to "1".
When "K" is reached, a one-shot pulse signal is output from the edge detection circuit 40, and the F/F 30 is reset.As a result, the oscillation circuit 10 becomes operable, and the counter 60 is released from reset, and the oscillation circuit Output signal 11
Count. - The coincidence between the counter 60 and the comparison register 70 is detected by the scatter product output circuit 80, the fi F/F 50 is reset by the output signal of the coincidence detection circuit 80, and the timing generation circuit 20 becomes operational! 0, LSI operation is restarted.
以上説明したように、本発明によればスタンバイモード
解除時、任意値の設定が可能な比較レジスタと発振器か
らの信号を計数するカウンタとの一致検出信号で、ＬＳ
Ｉのタイミング信号を発生する構成により発振周波数や
、発振子の発振特性に応じた発振安定時間を得ることが
できるため、汎用性の高いＬＳＩを提供することが可能
となる。As explained above, according to the present invention, when the standby mode is released, the LS is
Since the configuration for generating the timing signal I can obtain the oscillation frequency and the oscillation stabilization time according to the oscillation characteristics of the oscillator, it is possible to provide a highly versatile LSI.
第１図は本発明のブロック図、第２図は第１図を説明す
るための波形図、第３図は従来例を示すブロック図。１
０・・・・・・発振回路、１１・・・・・・１０の出力
、２０・・・・・・タイミング信号発生回路、２１・・
・・・・２０の出力、３１・・・・・・スタンバイ命令
信号、４１・・・・・・スタンバイ解除信号、４０・・
・・・・ワンショット回路、３０，５０・・・・・・フ
リップ・７０ツブ、６０・・・・・・カウンタ、７０・
・・・・・コンベアレジスタ、Ｃ
牟 ／ 凹
第２ 図
牟３ 図FIG. 1 is a block diagram of the present invention, FIG. 2 is a waveform diagram for explaining FIG. 1, and FIG. 3 is a block diagram showing a conventional example. 1
0...Oscillation circuit, 11...Output of 10, 20...Timing signal generation circuit, 21...
...Output of 20, 31...Standby command signal, 41...Standby release signal, 40...
...One-shot circuit, 30, 50...Flip, 70 tube, 60...Counter, 70...
...Conveyor register, C / Concave Fig. 2 Fig. 3
Claims (1)
該発振回路からの出力信号に基づいて、各種制御タイミ
ング信号を発生するタイミング信号発生回路と第１の信
号により前記発振回路の動作を停止させ、第２の信号に
より前記発振回路を動作させる第１制御手段と、前記発
振回路からの出力信号を計数し、任意時間信号を得るタ
イマカウンタと、前記第１制御手段により前記タイマカ
ウンタを初期化し、前記第１制御手段により前記タイミ
ング発生回路の動作を停止させ、前記タイマカウンタの
出力により前記タイミング発生回路を動作させる第２制
御手段とを有し、前記タイマカウンタは、前記発振回路
からの出力信号を計数するカウンタと前記カウンタのカ
ウント値との比較値を記憶する比較レジスタと前記カウ
ンタと比較レジスタとの比較回路により成ることを特徴
とする集積回路装置。An oscillation circuit using a crystal or ceramic resonator,
a timing signal generation circuit that generates various control timing signals based on output signals from the oscillation circuit; and a first signal that stops the operation of the oscillation circuit with a first signal and operates the oscillation circuit with a second signal. a timer counter that counts output signals from the oscillation circuit to obtain an arbitrary time signal; the first control means initializes the timer counter; the first control means controls the operation of the timing generation circuit; and a second control means for operating the timing generation circuit according to the output of the timer counter, the timer counter comparing the count value of the counter with a counter that counts the output signal from the oscillation circuit. An integrated circuit device comprising: a comparison register for storing a value; and a comparison circuit between the counter and the comparison register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29429985A JPS62151024A (en) | 1985-12-25 | 1985-12-25 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29429985A JPS62151024A (en) | 1985-12-25 | 1985-12-25 | Integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151024A true JPS62151024A (en) | 1987-07-06 |
Family
ID=17805898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29429985A Pending JPS62151024A (en) | 1985-12-25 | 1985-12-25 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151024A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996037960A3 (en) * | 1995-05-26 | 1997-02-06 | Nat Semiconductor Corp | Configurable power management scheme |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141003A (en) * | 1983-12-28 | 1985-07-26 | Nec Corp | Timing signal generator |
-
1985
- 1985-12-25 JP JP29429985A patent/JPS62151024A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141003A (en) * | 1983-12-28 | 1985-07-26 | Nec Corp | Timing signal generator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996037960A3 (en) * | 1995-05-26 | 1997-02-06 | Nat Semiconductor Corp | Configurable power management scheme |
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