JPS62145597A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To suppress a peak current as a whole in the pre-charge operation time of a bit line in a semiconductor storage device of large capacity, and to stable an equalize operation by constituting a device so as to set the equalize and the node of a pre-charge part separately. CONSTITUTION:When a clock signal phi1 becomes a high level, a MOS transistor Q1 is turned on, and the bit lines BL and the inverse of BL are equalized at intermediate levels of potentials respectively. Next, a clock signal phi2 becomes the high level, and transistors Q2 and Q3 are turned on, and a current flows from a pre-charge voltage V1 to the bit lines BL and the inverse of BL, and the bit lines BL and the inverse of BL are pre-charged to the pre-charge voltage V1 respectively. The peak voltage at that time is not overlapped with the equalize operation, and it can be suppressed at a small peak current comparatively, and the reduction in the peak voltage can be attained judging from the whole of the device.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関するものである。[Detailed description of the invention] [Industrial application field] The present invention relates to a semiconductor memory device.

〔従来の技術〕[Conventional technology]

従来の半導体記憶装置の一例を第３図に示し説明する。 An example of a conventional semiconductor memory device is shown in FIG. 3 and will be described.

図において、ＭＣ１〜ＭＣｎはマトリクス状に配置され
たメモリセル、Ｗ１〜ＷｎはこのメモリセルＭＣｌ　−
１ｘｌｃ　ｎのデータを選択する行選択信号、ＢＬ、Ｂ
Ｌはそれぞれビット線８よひビット線であり、このビッ
ト線ＢＬには行選択信号Ｗ１〜〜Ｖｎにより選択された
メモリセルのデータか伝達される６ように構成され、ま
た、ビット線ＢＬにはダミーセルＤＣが接続はれている
。ＳＡは上記ビット線ＢＬおよびビット線Ｌ）Ｌの２つ
のビット線のレベル差を感知する感知増幅回路部（セン
スアップ）である。In the figure, MC1 to MCn are memory cells arranged in a matrix, and W1 to Wn are memory cells MCl -
Row selection signal to select data of 1xlc n, BL, B
L denotes a bit line 8 and a bit line, respectively, and the bit line BL is configured such that data of a memory cell selected by row selection signals W1 to Vn is transmitted. The dummy cell DC is connected. SA is a sense amplifier circuit section (sense up) that senses the level difference between the two bit lines BL and L)L.

そして、）°Ｃはプリチャージ部で、ＭＯＳトランジス
タＱ４．ＱＳ、Ｑ６により構成されている。なお、Ｖ２
はプリチャージレベルの電位（Ｖｃｃ）を示し、φ５．
φ４はクロック信号を示す。)°C is a precharge section, and MOS transistor Q4. It is composed of QS and Q6. In addition, V2
indicates the precharge level potential (Vcc), and φ5.
φ4 indicates a clock signal.

このように構成された半導体記憶装置の動作を第４図を
融熱しで説明する。The operation of the semiconductor memory device constructed in this way will be explained with reference to FIG. 4.

この第４図は第３図の動作説明に供するタイムチャート
で、プリチャージ部ＰＣのブリ、チャージタイミングお
よび電流波形を示したものである。This FIG. 4 is a time chart used to explain the operation of FIG. 3, and shows the precharge section PC's precharge timing, charge timing, and current waveform.

そして、（ａ）はビット線ＢＬ、ＢＬの電位を示したも
のであり、（ｂ）はクロック信号φｇ、（Ｃ）はクロッ
ク信号φｔ、（ｄ’ｌ？ユ電源寛圧■ｃｃとビット線Ｌ
ｉＬあるいはビット線Ｂｌ、間の電流を示したものであ
る。(a) shows the potentials of the bit lines BL, BL, (b) shows the clock signal φg, and (C) shows the clock signal φt, (d'l?u power supply tolerance ■cc and the bit line L
It shows the current between iL or bit line Bl.

そして、ここでは、プリチャージレベルの電位ｖ３は電
源電圧ＶＣＣと考えて説明する。Here, the precharge level potential v3 is considered to be the power supply voltage VCC for explanation.

まず、時間ｔ、以前にビット線ＢＬ　、ビット線ＢＬは
メモリセルＭＣ１〜ＭｅｎとダミーセルＤＣのレベルに
対応してセンスアンプＳＡの動作により高レベルまたは
低レベルになっている（第４〆１（ａ）参照）。ここで
、センスアンプ８Ａは不活性になシ、ピット１ＢＬ（ビ
ット１ｌＢＬ）のプリチャージ動作にはいる。First, before time t, the bit lines BL and BL are at a high level or a low level due to the operation of the sense amplifier SA, corresponding to the levels of the memory cells MC1 to MC1 to Men and the dummy cell DC. a)). Here, the sense amplifier 8A is inactive and enters the precharge operation of the pit 1BL (bit 11BL).

そして、クロック信号φ３が１寺間１．−１６で第４図
中）の波形に示すように低レベルから高レベルとなり、
ＭＯＳトランジスタＱ４１Ｑ５がオンし、ビット線ＢＬ
、ピット線ＢＬはイコライズされると同時に、クロック
信号φ・ｔが電源電圧Ｖｃｃのレベルであるために、Ｖ
ｃｃ−ＶＴＲまでプリチャージ嘔れる。ここで、電源電
圧Ｖｃｃよシビット線ＢＬ。Then, the clock signal φ3 is 1 Terama 1. -16, the level changes from low level to high level as shown in the waveform (in Figure 4).
MOS transistor Q41Q5 turns on and bit line BL
, pit line BL is equalized and at the same time, since clock signal φ·t is at the level of power supply voltage Vcc, V
I can't even precharge the cc-VTR. Here, the power supply voltage Vcc and the sibbit line BL.

つぎに、時間ｔ、〜ｔ、でクロック信号φ４が第４図（
Ｃ’ｌの波形に示すように電源電圧ＶｃｃレベルからＶ
ｃｃ　＋　ＶＴＨ以上のレベルになシ、ビット線ＢＬ。Next, at time t, ~t, the clock signal φ4 is activated as shown in FIG.
As shown in the waveform of C'l, from the power supply voltage Vcc level to V
Bit line BL must be at a level higher than cc + VTH.

ビット線ＢＬはプリチャージレベルの１）ＶＩＫなる。The bit line BL is at a precharge level of 1) VIK.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述の従来の半導体記憶装置では、プリチャージ部は以
上のように構成されているので、ビット線のイコライズ
動作時に同時にプリチャージ動作がある程度行なわれ、
このとき、電源電圧Ｖｃｃとビット線間に大きな電流が
流れるという問題点があった。In the conventional semiconductor memory device described above, the precharge section is configured as described above, so that the precharge operation is performed to some extent simultaneously during the bit line equalization operation.
At this time, there is a problem in that a large current flows between the power supply voltage Vcc and the bit line.

そして、最近の大容量半導体記憶装置は、容量の増加と
共にビット線容量も増大し、特にビット線がＡ７などの
低インピーダンスの物質でなる場合には、プリチャージ
動作時のピーク電流が大きく、特に１他の回路動作とタ
イミングが重なると、電源電圧Ｖｃｃ　、接地電圧の変
動が一時的に太きくなり、装置の実装上、問題である。In recent large-capacity semiconductor memory devices, the bit line capacitance also increases as the capacity increases, and especially when the bit line is made of a low impedance material such as A7, the peak current during precharge operation is large. 1. If the timing overlaps with other circuit operations, fluctuations in the power supply voltage Vcc and ground voltage become temporarily large, which poses a problem in terms of device implementation.

本発明は、かかる問題点を解決するためになされたもの
で、プリチャージ動作時に全体として、ピーク電流の増
加を抑制することができると共に、イコライズ動作を安
定化することができる半導体記憶装置を得ることを目的
とする。The present invention has been made to solve these problems, and provides a semiconductor memory device that can suppress the increase in peak current as a whole during precharge operation and stabilize equalization operation. The purpose is to

〔問題点を解決するための手段〕[Means for solving problems]

本発明による半導体記憶装置は、メモリセルがマトリク
ス状に配置され、行選択信号により選択されたメモリセ
ルのデータが第１ビット線に伝達され、他方の第２ピツ
ト線にはダミーセルが接続され、この第１および第２ビ
ット線には、これら２つのビット線のレベル差を感知す
るセンスアンプが接続され、かつこの第１および第２の
２つのビット線の電圧差を上記センスアンプが感知増幅
する前に両ビット線をイコライズし所定のレベルにプリ
チャージするプリチャージ部を備えてなるようＫしたも
のである。In the semiconductor memory device according to the present invention, memory cells are arranged in a matrix, data of a memory cell selected by a row selection signal is transmitted to a first bit line, and a dummy cell is connected to the other second pit line. A sense amplifier that senses the level difference between these two bit lines is connected to the first and second bit lines, and the sense amplifier senses and amplifies the voltage difference between the first and second bit lines. The circuit is designed to include a precharge section that equalizes both bit lines and precharges them to a predetermined level before processing.

〔作用〕[Effect]

本発明においては、半導体記憶装置のプリチャ−ジ部を
、ビット線とビット線のイコライズを行う部分と、プリ
チャージ電位と接続してプリチャージする部分を別々に
し、イコライズ動作はよシ安定になり、プリチャージの
みの動作が他のイコライズ動作などと重ならないので、
全体として、ピーク電流値が小さくなる。In the present invention, in the precharge section of the semiconductor memory device, the part that equalizes the bit lines and the part that connects to the precharge potential and precharges are separated, and the equalization operation becomes more stable. , since the precharge-only operation does not overlap with other equalization operations, etc.
Overall, the peak current value becomes smaller.

〔実施例〕〔Example〕

以下、図面に基づき本発明の実施例を詳細に説明する。 Embodiments of the present invention will be described in detail below based on the drawings.

第１図は本発明による半導体記憶装置の一実施例を示す
構成図で、説明に必要な部分のみを示す。FIG. 1 is a block diagram showing an embodiment of a semiconductor memory device according to the present invention, and only the parts necessary for explanation are shown.

この第１図において第３図と同一符号のものは相当部分
を示し、ＰＣはビット線ＢＬとビット線ＢＬの２つのビ
ット線の電圧差をセンスアン７’ＳＡが感知増幅する前
に両ビット線をイコライズし、ある所定のレベルにプリ
チャージするプリチャージ部で、このプリチャージ部Ｐ
Ｃは、ドレインがビット線ＢＬに、ソースがビット線Ｂ
Ｌにそれぞれ接続され、ゲートにクロック信号φ、が供
給されるＭＯ８トランジスタＱ１と、ドレインがビット
線ＢＬに接続されソースにプリチャージ電圧ｖ１が供給
されゲートにクロック信号φ２が供給されるＭＯ８トラ
ンジスタＱｚと、ドレインがビット線ＢＬに接続されソ
ースに上記プリチャージ再圧ｖ１が供給されゲートに上
記クロック信号φ２が供給されるＭＯ８トランジスタＱ
８によって構成されている。In FIG. 1, the same reference numerals as in FIG. 3 indicate corresponding parts. This precharge section P equalizes and precharges to a certain predetermined level.
C has a drain connected to the bit line BL and a source connected to the bit line B.
an MO8 transistor Q1 whose drain is connected to the bit line BL, whose source is supplied with a precharge voltage v1, and whose gate is supplied with a clock signal φ2. and an MO8 transistor Q whose drain is connected to the bit line BL, whose source is supplied with the precharge revoltage v1, and whose gate is supplied with the clock signal φ2.
It is composed of 8.

つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to FIG. 2.

第２図は第１図の動作説明に供するタイムチャートで、
プリチャージ部ＰＣのプリチャージ動作時のタイミング
および電流波形を示したものである。そして、（ａ）は
ビット線ＢＬ　、ビット線ＢＬの電位を示したものであ
シ、■）はクロック係号φ１、（Ｃ）はクロック信号φ
２、（ｄ）は電源電圧Ｖｃｃとビット線ＢＬあるいけビ
ット線ＢＬ間の電流を示したものである。Figure 2 is a time chart used to explain the operation of Figure 1.
5 shows the timing and current waveform during a precharge operation of the precharge unit PC. (a) shows the bit line BL and the potential of the bit line BL, (■) shows the clock coefficient φ1, and (C) shows the clock signal φ
2, (d) shows the current between the power supply voltage Vcc and the bit line BL or the bit line BL.

まず、時間ｔ、以前にビット線ＢＬ、ピット線ＢＬはセ
ンスアンプ８Ａの動作により高レベルまたは低レベルと
なっている（第２図（ａ）参照）。そして、時間’１　
　ｔｔで、クロック信号φ１が第２図（′ｂ）の波形に
示すように高レベルとなｊ７、ＭＯ，ＳトランジスタＱ
ｌがオンし、ビット線ＢＬ、ビット線ＢＬはそれぞれの
電位の中間電位付近にイコライズされる。First, before time t, the bit line BL and pit line BL are at a high level or a low level due to the operation of the sense amplifier 8A (see FIG. 2(a)). And time '1
At tt, the clock signal φ1 becomes high level as shown in the waveform of FIG. 2('b), and the j7, MO, S transistor Q
1 is turned on, and the bit lines BL and BL are equalized to near the intermediate potential of their respective potentials.

つきに、時間ｔ３−ｔ４でクロック信号φ、が第２図（
Ｃ）の波形に示すように高レベルとなｐ、ＭＯＳトラン
ジスタＱ、、Ｑ８がオンし、プリチャージ電圧Ｖｌから
ビット線ＢＬ、ビット線ＢＬに電流は流れ、このピット
線ＢＬ、ピット線ＢＬはそれぞれプリチャージ電圧■ｌ
にプリチャージされる。At the time t3-t4, the clock signal φ becomes as shown in FIG.
As shown in the waveform of C), when the level is high, MOS transistors Q, Q8 are turned on, and current flows from the precharge voltage Vl to the bit line BL. Each precharge voltage
will be precharged.

このときのピーク電流は、時間１．−１．間の時間と、
このときの他の動作電流によるが、イコライズ動作とは
重なることはなく、また、時間ｔ、を変えることにより
比較的小さいピーク電流に抑えることができる。The peak current at this time is 1. -1. the time in between and
Although it depends on other operating currents at this time, it does not overlap with the equalizing operation, and by changing the time t, the peak current can be suppressed to a relatively small value.

このように、プリチャージ部ＰＣは、プリチャージ動作
時、クロック信号φ、はクロック信号φ。In this way, the precharge unit PC uses the clock signal φ during the precharge operation.

よりも前に高レベルになシ、ビット線ＢＬと匹ト線ＢＬ
を同一レベルとし、その後、クロック信号φ、が他の回
路と動作時間が異なシ、ある時間をかけて高レベルとな
ることにより、装置全体として見たときのピーク電流の
低減が可能となる。There is no high level before the bit line BL and the same line BL.
By setting the clock signal φ to the same level and then increasing the clock signal φ to a high level over a certain period of time since the operating time is different from that of other circuits, it is possible to reduce the peak current when looking at the device as a whole.

なお、上記実施例では、プリチャージ電圧を電源電圧Ｖ
ｃｃと仮定しているが、他のレベル、例えば、濾らにｍ
源電圧Ｖｃｃより高いレベルであってもよく、上記実施
例と同様の効果を奏する。In addition, in the above embodiment, the precharge voltage is set to the power supply voltage V
cc, but other levels, e.g.
It may be at a level higher than the source voltage Vcc, and the same effects as in the above embodiment can be achieved.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、プリチャージ部
のイコライズとプリチャージ部のノードが別となるよう
に構成したので、特り、大容量半導体記憶装置のビット
線プリチャージ動作時の全体としてのピーク電流を抑え
ることができると共に、イコライズ動作を安定化するこ
と、ができるので、実用上の効果は啄めて犬である。As explained above, according to the present invention, since the equalization node of the precharge section and the node of the precharge section are configured to be different from each other, the overall Since the peak current can be suppressed and the equalization operation can be stabilized, the practical effects are outstanding.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による半導体記憶装置の一実施例を示゛
す構成図、第２図は第１図の動作説明に供するタイムチ
ャート、第３図は従来・５半導体記憶装置の一例を示す
構成図、第４図は２〕１３図の動作説明に供するタイム
チャートである。 ＳＡ・・・−センスアンプ、ＭＣ１〜ＭＣｎ・・・・メ
モリセル、ＢＬ、ＢＬ・・・・ビットｉ、ＤＣ・ｅ・・
ダミーセル、ＰＣ・・・・プリチャージ部、Ｑ　ｌ−Ｑ
、　ｓ・ＩＩＩＩＩＩＮ１０Ｓトランジスタ。FIG. 1 is a block diagram showing an embodiment of a semiconductor memory device according to the present invention, FIG. 2 is a time chart for explaining the operation of FIG. 1, and FIG. 3 is an example of a conventional 5 semiconductor memory device. The configuration diagram and FIG. 4 are time charts for explaining the operation of FIG. 2]13. SA...-Sense amplifier, MC1 to MCn...Memory cell, BL, BL...Bit i, DC/e...
Dummy cell, PC...precharge section, Q l-Q
, s III IN10S transistor.

Claims (3)

【特許請求の範囲】[Claims] （１）メモリセルがマトリクス状に配置され、行選択信
号により選択されたメモリセルのデータが第１ビット線
に伝達され、他方の第２ビット線にはダミーセルが接続
され、前記第１および第２ビット線にはこの２つのビッ
ト線のレベル差を感知するセンスアンプが接続され、か
つ前記第１および第２ビット線の電圧差を前記センスア
ンプが感知増幅する前に該第１および第２の両ビット線
をイコライズし、所定のレベルにプリチャージするプリ
チャージ部を備えてなることを特徴とする半導体記憶装
置。(1) Memory cells are arranged in a matrix, data of a memory cell selected by a row selection signal is transmitted to a first bit line, a dummy cell is connected to the other second bit line, and a dummy cell is connected to the first and second bit lines. A sense amplifier that senses the level difference between the two bit lines is connected to the second bit line, and before the sense amplifier senses and amplifies the voltage difference between the first and second bit lines, 1. A semiconductor memory device comprising a precharge section that equalizes both bit lines and precharges them to a predetermined level. （２）プリチャージ部は、ドレインが第１ビット線に、
ソースが第２ビット線にそれぞれ接続されゲートに第１
クロック信号が供給される第１のＭＯＳトランジスタと
、ドレインが第１ビット線に接続されソースにプリチャ
ージ電圧が供給されゲートに第２クロック信号が供給さ
れる第２のＭＯＳトランジスタと、ドレインが前記第２
ビット線に接続されソースに前記プリチャージ電圧が供
給されゲートに前記第２クロック信号が供給される第３
のＭＯＳトランジスタとからなることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。(2) The precharge section has a drain connected to the first bit line,
The source is connected to the second bit line, and the gate is connected to the first bit line.
a first MOS transistor to which a clock signal is supplied; a second MOS transistor whose drain is connected to the first bit line, whose source is supplied with a precharge voltage and whose gate is supplied with a second clock signal; Second
a third clock connected to the bit line, having a source supplied with the precharge voltage and a gate supplied with the second clock signal;
2. A semiconductor memory device according to claim 1, comprising a MOS transistor. （３）プリチャージ部は、プリチャージ動作時第１クロ
ック信号は第２クロック信号より前に高レベルとなり、
第１ビット線と第２ビット線を同一レベルとし、その後
、前記第２クロック信号が他の回路と動作時間が異なり
、所要の時間をかけて高レベルとなることにより、装置
全体として見たときのピーク電流を低減し得るようにし
たことを特徴とする特許請求の範囲第１項または第２項
記載の半導体記憶装置。(3) In the precharge section, during the precharge operation, the first clock signal becomes high level before the second clock signal,
The first bit line and the second bit line are set to the same level, and then the second clock signal has a different operation time than other circuits, and the second clock signal takes a required time to reach a high level, so that when viewed from the perspective of the entire device. The semiconductor memory device according to claim 1 or 2, characterized in that the peak current of the semiconductor memory device can be reduced.