JPS6214131B2 - - Google Patents
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- Publication number
- JPS6214131B2 JPS6214131B2 JP54164416A JP16441679A JPS6214131B2 JP S6214131 B2 JPS6214131 B2 JP S6214131B2 JP 54164416 A JP54164416 A JP 54164416A JP 16441679 A JP16441679 A JP 16441679A JP S6214131 B2 JPS6214131 B2 JP S6214131B2
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- JP
- Japan
- Prior art keywords
- counter
- preset
- switch
- pulse train
- circuit
- Prior art date
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- Expired
Links
- 230000002441 reversible effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
Landscapes
- Electric Clocks (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は電子式のデイジタルカウンタのプリセ
ツト回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a preset circuit for an electronic digital counter.
従来、電子カウンタのプリセツト回路では、表
示カウント値を希望するカウント値に変えるため
にカウントアツプする加算スイツチと、希望値を
越えてしまつた場合に希望値までカウントダウン
して戻すための減算スイツチの２つのスイツチを
必要としていた。たとえば電子カウンタを用いる
ものとしてデイジタル時計かデイジタルチユーニ
ング式のラジオ受信機、テープレコーダのテープ
カウンタ等があるが、デイジタル時計にあつては
その時計調節、アラーム時刻の設定、デイジタル
チユーニング式ラジオ受信機にあつてはその周波
数プリセツト、さらに、テープレコーダの電子式
テープカウンタにあつてはそのプリセツト等に上
記２つのスイツチを必要としていた。 Conventionally, preset circuits for electronic counters have two functions: an addition switch that counts up to change the displayed count value to the desired count value, and a subtraction switch that counts down to the desired value when the desired value is exceeded. I needed two switches. For example, there are digital clocks, digital tuning radio receivers, tape recorder tape counters, etc. that use electronic counters, but digital clocks can be used to adjust the clock, set alarm times, and receive digital tuning radio receivers. The above two switches were required to preset the frequency of the machine, and also to preset the electronic tape counter of the tape recorder.
本発明は上記２つのプリセツトスイツチの機能
を一つのスイツチに兼備させるようにしたもので
あり、以下にその一実施例について図面と共に説
明する。 The present invention combines the functions of the two preset switches described above into one switch, and one embodiment thereof will be described below with reference to the drawings.
第１図において、１はノンロツクタイプで常開
型のプリセツトスイツチであり、第２図ａの時間
t0で上記スイツチ１がオンになると、それまでは
抵抗２を介して電源電圧ＶCCが印加されていたＡ
点の電圧が０になり、微分パルス発生回路３で、
上記電圧の変化を微分し、第２図ｂに示す微分パ
ルスを得る。この微分パルスは、次段のタイマー
手段、具体例としてモンステイブルマルチバイブ
レータ（以下モノマルチと略す）４のトリガとし
て作用すると共に、加減算機能を持つ可逆電子カ
ウンタいわゆるアツプダウンカウンタ７のダウン
（down）端子側に入力される。この入力パルスで
上記カウンタ７は１カウントだけ減算動作する。 In Fig. 1, 1 is a non-lock type, normally open preset switch, and the timer shown in Fig. 2 a is
When switch 1 is turned on at t 0 , A
The voltage at the point becomes 0, and in the differential pulse generation circuit 3,
The voltage change is differentiated to obtain the differentiated pulse shown in FIG. 2b. This differential pulse acts as a trigger for the next-stage timer means, specifically a monstable multivibrator (hereinafter abbreviated as monomulti) 4, and also acts as a trigger for a so-called up-down counter 7, which is a reversible electronic counter with addition and subtraction functions. Input to the terminal side. This input pulse causes the counter 7 to perform a subtraction operation by one count.
さらに、上記時間t0で上記スイツチ１をオンし
たことに伴う電圧変化はパルス列発生回路８に伝
達される。このパルス列発生回路８は上記プリセ
ツトスイツチ１がオンの間（第２図ａの時間t0〜
t1の間）パルスを連続的に発生するいわゆるパル
ス列を発生するように構成してある。 Further, the voltage change caused by turning on the switch 1 at the time t 0 is transmitted to the pulse train generating circuit 8. This pulse train generating circuit 8 operates while the preset switch 1 is on (from time t 0 to a in FIG. 2a).
It is configured to generate a so-called pulse train that continuously generates pulses (during t 1 ).
一方、上記モノマルチ４の出力はインバータ５
に伝達される。このインバータ５の出力波形を第
２図ｃに示す。６はアンドゲート回路で、この回
路６の２つの入力端子にはインバータ５の出力と
パルス列発生回路８の出力とがそれぞれ入力され
るようになつている。そのため上記モノマルチ４
の動作中はアンドゲート回路６が閉じられてパル
ス列発生回路８から発生するパルス列は次段に伝
達されず、モノマルチ４が動作を終了した後に始
めて上記アンドゲート回路６が開かれて上記パル
ス列が次段に伝えられる。このゲート回路６から
の出力（第２図ｄ参照）はカウンタ７のアツプ
（up）端子側に入力され、カウントは上記パルス
列の１パルスが入力される毎に１カウントずつ加
算動作される。この加算動作は上記プリセツトス
イツチ１が押されている間続けられる。 On the other hand, the output of the monomulti 4 is connected to the inverter 5.
is transmitted to. The output waveform of this inverter 5 is shown in FIG. 2c. Reference numeral 6 denotes an AND gate circuit, and the output of the inverter 5 and the output of the pulse train generation circuit 8 are respectively input to two input terminals of the circuit 6. Therefore, the above monomulti 4
During the operation, the AND gate circuit 6 is closed and the pulse train generated from the pulse train generation circuit 8 is not transmitted to the next stage, and the AND gate circuit 6 is opened only after the monomulti 4 has finished its operation, and the pulse train generated from the pulse train generating circuit 8 is not transmitted to the next stage. It can be passed on to the next stage. The output from the gate circuit 6 (see FIG. 2d) is input to the up terminal side of the counter 7, and the count is added by one count each time one pulse of the pulse train is input. This addition operation continues while the preset switch 1 is pressed.
このように構成されているのでプリセツトスイ
ツチ１を１回ずつ単発的に押してオンすると、カ
ウンタ７は１回のプリセツトスイツチ操作毎に１
カウントずつ減算動作が行なわれ、上記プリセツ
トスイツチ１を連続して押すと第２図ｄに示すパ
ルス列で加算動作が自動的に行なわれることにな
る。したがつてカウンタ７のカウント値をプリセ
ツトするに当り、まずプリセツトスイツチ１を連
続して押すとカウンタ７のカウント内容はアツプ
し、この時カウントが目標値を越えた場合は、プ
リセツトスイツチ１を単発的に押すことで越えた
カウント値を目標値に戻すことができる。 With this structure, when preset switch 1 is pressed once to turn on, the counter 7 will count by 1 for each preset switch operation.
A subtraction operation is performed count by count, and when the preset switch 1 is pressed continuously, an addition operation is automatically performed in accordance with the pulse train shown in FIG. 2d. Therefore, when presetting the count value of the counter 7, first press the preset switch 1 continuously to increase the count content of the counter 7. If the count exceeds the target value at this time, the preset switch 1 By pressing once, you can return the exceeded count value to the target value.
第３図は本発明の他の実施例を示しており、パ
ルス列発生回路８を、モノマルチ４が動作してい
る間動作させないようにしたものである。第３図
で第１図と同一番号を付している部分は第１図に
おけるものと同じである。この第３図の実施例に
おいてプリセツトスイツチ１をオンにすると、モ
ノマルチ４が動作する。このモノマルチ４の出力
がカウンタ７のダウン入力端子に入り、このカウ
ンタ７のカウント値を１カウントだけカウントダ
ウンする。そして上記モノマルチ４の動作中は、
アンドゲート回路６が閉じられて、プリセツトス
イツチ１をオンしたことに伴う信号はパルス列発
生回路８に伝達されない。しかし上記モノマルチ
４の動作が終ると、インバータ５の出力と、イン
バータ９の出力が入力されているアンドゲート回
路６は論理回路的に動作状態になり、次段のパル
ス列発生回路８を動作させる。この回路８から発
生するパルス列はアツプダウンカウンタ７のアツ
プ入力端子に伝達され、カウンタ７はパルス列の
１パルス入力毎に１カウントずつカウントアツプ
する。 FIG. 3 shows another embodiment of the present invention, in which the pulse train generating circuit 8 is not operated while the monomulti 4 is operating. The parts in FIG. 3 that are numbered the same as in FIG. 1 are the same as in FIG. In the embodiment shown in FIG. 3, when the preset switch 1 is turned on, the monomulti 4 is operated. The output of this monomulti 4 enters the down input terminal of the counter 7, and the count value of this counter 7 is counted down by one count. And while the above MonoMulti 4 is operating,
AND gate circuit 6 is closed and the signal associated with turning on preset switch 1 is not transmitted to pulse train generation circuit 8. However, when the operation of the monomulti 4 is finished, the AND gate circuit 6 to which the output of the inverter 5 and the output of the inverter 9 are input becomes operational in terms of a logic circuit, and operates the pulse train generation circuit 8 at the next stage. . The pulse train generated from this circuit 8 is transmitted to the up input terminal of the up-down counter 7, and the counter 7 counts up by one count each time one pulse of the pulse train is input.
第４図は本発明のさらに他の実施例を示してお
り、マイクロコンピユータ１０を使用して先述し
たと同様な動作を行なわせるようにしたものであ
る。第５図はその動作を説明する流れ図である。
マイクロコンピユータ１０はタイマーを内蔵して
おり、プリセツトスイツチ１をオンにした時、カ
ウンタ７を１カウントだけカウントダウンさせる
と共にタイマーをスタートさせる。タイマーが所
定の値になるまで待つた後、プリセツトスイツチ
１がオンであるかどうかを判定し、オンであれば
カウンタ７のカウントアツプ処理を行ない、オフ
であればすべての処理を終了するようになつてい
る。 FIG. 4 shows yet another embodiment of the present invention, in which a microcomputer 10 is used to perform operations similar to those described above. FIG. 5 is a flowchart explaining the operation.
The microcomputer 10 has a built-in timer, and when the preset switch 1 is turned on, it counts down the counter 7 by one count and starts the timer. After waiting until the timer reaches a predetermined value, it is determined whether preset switch 1 is on, and if it is on, the counter 7 is counted up, and if it is off, all processing is finished. It's getting old.
なお上記実施例においてカウンタ７に対する加
算入力と減算入力を入れかえてもよい。この場合
にはプリセツトスイツチ１を単発的に押すとカウ
ンタ７が加算動作され、プリセツトスイツチ１を
連続的に押すとカウンタ７が減算動作されること
になる。 Note that in the above embodiment, the addition input and subtraction input to the counter 7 may be switched. In this case, if the preset switch 1 is pressed once, the counter 7 will be incremented, and if the preset switch 1 is pressed continuously, the counter 7 will be decremented.
以上説明したように本発明の電子カウンタのプ
リセツト回路によれば１つのプリセツトスイツチ
だけでカウンタを加算動作させたり減算動作させ
たりすることができるので、プリセツトスイツチ
を加算用と減算用に１つずつ備えた従来のものに
比べてスペース、価格の面で有利であり、プリセ
ツト操作も１個所だけで行なえるので簡単にプリ
セツトを行なうことができる。 As explained above, according to the electronic counter preset circuit of the present invention, the counter can be added or subtracted using only one preset switch. It is advantageous in terms of space and cost compared to the conventional one that has each one, and the presetting operation can be performed in only one place, making it easy to perform presetting.
第１図は本発明の一実施例を示す回路図、第２
図ａ〜ｄはその動作を説明する波形図、第３図は
本発明の他の実施例を示す回路図、第４図は本発
明のさらに他の実施例を示す回路図、第５図はそ
の動作を説明するための流れ図である。
１……プリセツトスイツチ、４……モノステー
ブルマルチバイブレータ、７……アツプダウンカ
ウンタ、８……パルス列発生回路、１０……マイ
クロコンピユータ。
Figure 1 is a circuit diagram showing one embodiment of the present invention, Figure 2 is a circuit diagram showing an embodiment of the present invention.
Figures a to d are waveform diagrams explaining the operation, Figure 3 is a circuit diagram showing another embodiment of the invention, Figure 4 is a circuit diagram showing still another embodiment of the invention, and Figure 5 is a circuit diagram showing another embodiment of the invention. It is a flowchart for explaining the operation. 1... Preset switch, 4... Monostable multivibrator, 7... Up/down counter, 8... Pulse train generation circuit, 10... Microcomputer.
Claims (1)
持つ可逆電子カウンタと、上記プリセツトスイツ
チの操作により起動されるタイマー手段と、上記
プリセツトスイツチの操作により作動されるパル
ス列発生手段を備え、上記プリセツトスイツチの
１回の操作に伴う１つのパルスを上記電子カウン
タの加算端子、減算端子のうちのいずれか一方の
端子に入力させると共に上記タイマー手段で設定
した時間経過後、上記パルス列発生手段の出力を
上記加算端子、減算端子のうちの他方の端子に入
力させるように構成した電子カウンタのプリセツ
ト回路。1 A preset switch, comprising one preset switch, a reversible electronic counter with an addition/subtraction function, a timer means activated by the operation of the preset switch, and a pulse train generation means activated by the operation of the preset switch, One pulse associated with one operation of the switch is input to either the addition terminal or the subtraction terminal of the electronic counter, and after the time set by the timer means has elapsed, the output of the pulse train generation means is A preset circuit for an electronic counter configured to input to the other terminal of the addition terminal and the subtraction terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16441679A JPS5686536A (en) | 1979-12-17 | 1979-12-17 | Preset circuit for electronic counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16441679A JPS5686536A (en) | 1979-12-17 | 1979-12-17 | Preset circuit for electronic counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5686536A JPS5686536A (en) | 1981-07-14 |
| JPS6214131B2 true JPS6214131B2 (en) | 1987-03-31 |
Family
ID=15792724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16441679A Granted JPS5686536A (en) | 1979-12-17 | 1979-12-17 | Preset circuit for electronic counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5686536A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123729U (en) * | 1984-07-16 | 1986-02-12 | 富士通テン株式会社 | Communication device input device |
-
1979
- 1979-12-17 JP JP16441679A patent/JPS5686536A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5686536A (en) | 1981-07-14 |
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