JPS62139581A - Graphic display unit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、図形データをフレーム・メモリに書き込みな
がら、フレーム・メモリを読み出して表示器に図形を表
示する際に表示の先端部を明確にする図形表示装置に関
する。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a method for clearly defining the leading edge of a display when writing graphic data into a frame memory and reading the frame memory to display a graphic on a display. The present invention relates to a graphic display device.

［従来の技術］ 従来の図形表示装置は２定電位型蓄積管を利用していた
ため、ホスト・コンピュータから図形データを受けなが
ら対応する図形を蓄積表示できた。[Prior Art] Since a conventional graphic display device utilized two constant potential type storage tubes, it was possible to store and display a corresponding graphic while receiving graphic data from a host computer.

このｉ−１最新の図形データにより書き込みが行なわれ
ている部分、即ち、表示先端部は、既に表示された図形
よりも輝度が高くなり、高速に図形を描画している場合
でも表示先端部を容易に識別できた。しかし、図形表示
装置がフレーム・メモリを具え、液晶やプラズマの平面
表示器やラスク走前型陰極線管を使用するようになると
、時分割的に図形データをフレーム・メモリに書き込み
ながら表示器に図形を表示できるが、表示先端部の輝度
を変化できなかった。The part where the latest figure data of i-1 is written, that is, the display tip, has a higher brightness than the already displayed figure, and even when drawing a figure at high speed, the display tip It was easily identified. However, when graphic display devices were equipped with a frame memory and began to use liquid crystal or plasma flat panel displays or Rask front type cathode ray tubes, graphic data was written to the frame memory in a time-sharing manner while the graphics were displayed on the display. could be displayed, but the brightness at the top of the display could not be changed.

そこで、この欠点を改善するために特開昭６０−１２０
３９７号公報に開示される如き技術が提案されている。Therefore, in order to improve this drawback, JP-A-60-120
A technique as disclosed in Japanese Patent No. 397 has been proposed.

この技術では、フレーム・メモリのメモリ・プレーン数
を１枚増やし、この付加されたメモリ・プレーンにも図
形情報を書き込むと共に、周期的に付加メモリ・プレー
ンの記憶内容を消去している。よって、カラー表示装置
の場合、表示先端部の色が他の表示部分と異なるので、
表示先端部を容易に識別できた。In this technique, the number of memory planes in the frame memory is increased by one, graphic information is also written in this added memory plane, and the storage contents of the added memory plane are periodically erased. Therefore, in the case of a color display device, since the color of the leading edge of the display is different from the other display parts,
The leading edge of the display could be easily identified.

［発明が解決しようとする問題点］ しかし、上述の特開昭６０−１２０３９７号に開示され
た技術では、付加メモリ・プレーンは表示情報用の他の
メモリ・プレーンと同じ記憶容量が必要であった。よっ
て、高ｇ像度の場合、大容量の高速、メモリが余分に必
要になり、装置全体が高価になった。また、付加メモリ
が大容量であると、消去動作に長時間かかる。この消去
動作は、周期的に繰り返し行なわなければならないので
、表示装置全体の動作速度が制限された。[Problems to be Solved by the Invention] However, in the technique disclosed in the above-mentioned Japanese Patent Laid-Open No. 120397/1983, the additional memory plane requires the same storage capacity as the other memory planes for display information. Ta. Therefore, in the case of high g-image resolution, a large capacity, high speed, and extra memory are required, making the entire apparatus expensive. Furthermore, if the additional memory has a large capacity, the erasing operation takes a long time. Since this erasing operation must be repeated periodically, the operating speed of the entire display device is limited.

［問題点を解決するための手段］ 本発明は、画素の表示位置を表わす書き込みアドレス信
号で指定されたフレーム・メモリの記憶位置に図形デー
タを書き込みながら、順次変化する読み出しアドレス信
号によりフレーム・メモリを順次読み出して表示器に図
形を表示する図形表示装置において、書き込みアドレス
信号の上位ビットを記憶するか、又は書き込みアドレス
信号の上位ビットで指定された記憶位置に所定データを
書き込む補助記憶手段と、フレーム・メモリの読み出し
アドレス信号の上位ビットが補助記憶手段に記憶された
書き込みアドレス信号の上位ビットに一致したとき、又
：よ読み出しアドレス信号の上位ビットにより補助記憶
手段が所定データを発生したとき、表示器に表示された
図形の表示状態を変化させる表示状態変化手段と、補助
記憶手段の記憶内容を周期的に新たにする補助記憶制御
手段とを具えている。[Means for Solving the Problems] The present invention provides a method for writing graphic data to a frame memory storage location specified by a write address signal representing the display position of a pixel, while writing data to the frame memory using a sequentially changing read address signal. In a graphic display device that displays graphics on a display by sequentially reading data, auxiliary storage means stores upper bits of a write address signal or writes predetermined data to a storage location specified by the upper bits of the write address signal; When the upper bits of the read address signal of the frame memory match the upper bits of the write address signal stored in the auxiliary storage means, or when the auxiliary storage means generates predetermined data according to the upper bits of the read address signal, The apparatus includes display state changing means for changing the display state of figures displayed on the display, and auxiliary storage control means for periodically refreshing the storage contents of the auxiliary storage means.

［作用］ 本発明では、補助記憶手段が書き込みアドレスの上位ビ
ットを記憶するのみか、又はこの書き込みアドレスの上
位ビットにより指定された記憶位置に所定データを記憶
するのみでよいので、補助記憶手段の記憶容量をフレー
ム・メモリの記憶容量よりも少なくできる。よって、付
加記憶手段を安価にできる。また、記憶容量が少ないの
で、消去動作を高速にできる。[Operation] In the present invention, the auxiliary storage means only needs to store the upper bits of the write address, or store the predetermined data in the storage location designated by the upper bits of the write address. The storage capacity can be made smaller than that of the frame memory. Therefore, the additional storage means can be made inexpensive. Furthermore, since the storage capacity is small, erasing operations can be performed at high speed.

［実施例コ 以下、添付図を参照して本発明の好適な実施例を説明す
る。第１図は、本発明の好適な第１実施例のブロック図
である。この実施例はテスク走査型カラー表示装置であ
り、中央処理装置（ＣＰＵ）１０は、図形の画素の表示
位置を示す書き込みアドレス信号及びカラー情報等の図
形データを発生する。読み出しアドレス発生器１２は、
クロック発生器及びカウンタ等から構成され、ラスク走
査に同期して、読み出しアドレス信号、水平同期信号及
び垂直同期信号から成る同期信号Ｓを発生する。情報制
御回路１４は、ＣＰＵｌ０からの図形データ及び書き込
みアドレス信号を蓄積するレジスタであり、蓄積した図
形データ及び書き込みアドレス信号を同期信号Ｓにより
各帰線期間中に出力する。ラッチ回路１６は、同期信号
Ｓ中の垂直同期信号に応じてＣＰＵｌ０からの書き込み
アドレス信号の上位ビットをラッチする。アドレス制御
回路１８は、マルチプレクサであり、同期信号Ｓの帰線
期間中にＣＰＵｌ０からの読み出しアドレス信号を選択
し、水平走査期間中に表示アドレス発生器１２からの読
み出しアドレスを選択する。[Embodiments] Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a block diagram of a first preferred embodiment of the present invention. This embodiment is a task scanning type color display device, and a central processing unit (CPU) 10 generates graphic data such as a write address signal indicating the display position of a pixel of a graphic and color information. The read address generator 12 is
It is composed of a clock generator, a counter, etc., and generates a synchronization signal S consisting of a read address signal, a horizontal synchronization signal, and a vertical synchronization signal in synchronization with rask scanning. The information control circuit 14 is a register that stores graphic data and write address signals from the CPU10, and outputs the stored graphic data and write address signals using a synchronization signal S during each retrace period. The latch circuit 16 latches the upper bit of the write address signal from CPU10 in accordance with the vertical synchronization signal in the synchronization signal S. The address control circuit 18 is a multiplexer, and selects the read address signal from the CPU10 during the retrace period of the synchronization signal S, and selects the read address from the display address generator 12 during the horizontal scanning period.

フレーム・メモリ２０は、複数のメモリ・プレーンで構
成され、その書き込みモードおよび読み出しモードが同
期信号Ｓにより制御される。即ち、各帰線期間中は書き
込みモードであり、水平走査期間中は読み出しモードで
ある。The frame memory 20 is composed of a plurality of memory planes, and its write mode and read mode are controlled by a synchronization signal S. That is, during each retrace period, the write mode is in effect, and during the horizontal scanning period, the read mode is in effect.

カラー・マツプ回路２２７よ、フレーム・メモリから読
みだされた図形データを所定のカラー信号に変換するメ
モリであり、このメモリの記憶内容を変更することによ
り、同じ図形データに対して表示色を変更できる。デジ
タル比較器２４は、読み出しアドレス発生器１２からの
読み出しアドレス信号の上位ビット及びラッチ回路１６
にラッチさねた書き込みアドレス信号の上位ビットを比
較し、これらアドレス信号の上位ビットが一致したとき
に一致出力を発生する。マルチプレクサである選択器２
６は、比較器２４が一致出力を発生しているときに、例
えば全ビットが「１」の特定データを選択し、それ以外
のときはカラー・マツプ回路２２の出力信号を選択する
。表示器２８はラスタ走査型カラー陰極線管であり、読
み出しアドレス発生器１２からの同期信号Ｓに同期して
、選択器２６の出力信号に応じたカラー表示を行なう。The color map circuit 227 is a memory that converts graphic data read from the frame memory into a predetermined color signal, and by changing the stored contents of this memory, the display color can be changed for the same graphic data. can. The digital comparator 24 receives the upper bit of the read address signal from the read address generator 12 and the latch circuit 16.
The upper bits of the write address signals latched are compared, and when the upper bits of these address signals match, a match output is generated. Selector 2 which is a multiplexer
6 selects specific data in which all bits are "1", for example, when the comparator 24 is generating a matching output, and selects the output signal of the color map circuit 22 at other times. The display 28 is a raster scanning type color cathode ray tube, and performs color display in accordance with the output signal of the selector 26 in synchronization with the synchronization signal S from the read address generator 12.

次に第１図の実施例の動作を説明する。上述のごとく、
帰線期間中、情報制御回路１４は図形データ及び書き込
みアドレス信号を発生し、アドレス制御回路１８は書き
込みアドレス信号を選択し、フレーム・メモリ２０は書
き込みモードにある。Next, the operation of the embodiment shown in FIG. 1 will be explained. As mentioned above,
During the retrace interval, information control circuit 14 generates graphic data and write address signals, address control circuit 18 selects the write address signal, and frame memory 20 is in write mode.

よって、この帰線期間中に、図形データが書き込みアド
レス信号に応じてフレーム・メモリ２０に記憶される。Therefore, during this retrace period, graphic data is stored in the frame memory 20 in response to the write address signal.

一方、水平走査期間中は、アドレス制御回路１８が読み
出しアドレス信号を選択し、フレーム・メモリ２０は読
み出しモードにあるので、フレーム・メモリ２０に記憶
された図形データに対応する図形が表示器２８に表示さ
れる。したがって、図形データをフレーム・メモリに書
き込みながら図形表示が行なえることになる。On the other hand, during the horizontal scanning period, the address control circuit 18 selects the read address signal and the frame memory 20 is in the read mode, so that a figure corresponding to the figure data stored in the frame memory 20 is displayed on the display 28. Is displayed. Therefore, graphics can be displayed while writing graphic data into the frame memory.

ところで、フレーム・メモリ２０には、図形データがベ
クトル走査により書き込まれていくので、１フレ一ム期
間中に書き込みアドレスが極端に変化することはない。By the way, since graphic data is written into the frame memory 20 by vector scanning, the write address does not change drastically during one frame period.

よって、ラッチ回路１６が、垂直同期信号毎に書き込み
アドレス信号の上位ビット、例えば１０ビツトのアドレ
ス信号の上位６ビツトをラッチするが、これからの１フ
レ一ム期間中、新たに発生する書き込みアドレス信号の
上位ビットがラッチされた上位ビットと異なる可能性は
極めて低い。すなわち、アドレス信号の上位ビットは複
数の画素を含む領域を示すので、ラッチ回路１６は表示
先端部（図形データの最新書き込み位置）を含む領域の
アドレスを記憶していることになる。Therefore, the latch circuit 16 latches the upper bits of the write address signal for each vertical synchronization signal, for example, the upper 6 bits of a 10-bit address signal, but during the period of one frame from now, the newly generated write address signal It is extremely unlikely that the upper bits of the latched upper bits are different from the latched upper bits. That is, since the upper bits of the address signal indicate an area including a plurality of pixels, the latch circuit 16 stores the address of the area including the display leading edge (the latest writing position of graphic data).

読み出しモードにおいて、読み出しアドレス信号は表示
器２８の表示位置をラスク走査順に指定していくので、
読み出しアドレス信号が表示先端部を含む領域と一致す
ると、比較器２４が出力を発生する。選択器２６は比較
器２４のこの出力期間中のみ特定データｒ　１’Ｊ　：
ｉ！選択するので、表示先端部を含む領域がこの特定デ
ータで表示され、表示先端部を容易に識別できる。なお
、この実施例では、ラッチ回路１６が補助記憶手段に対
応し、比較器２４及び選択器２６が表示状態変化手段に
対応し、読み出しアドレス発生器１２が補助記憶制御手
段に対応する。In the read mode, the read address signal specifies the display position of the display 28 in the order of rask scanning.
Comparator 24 produces an output when the read address signal matches the area containing the display tip. The selector 26 selects specific data r 1'J only during this output period of the comparator 24:
i! Since the display tip is selected, the area including the display tip is displayed with this specific data, and the display tip can be easily identified. In this embodiment, the latch circuit 16 corresponds to auxiliary storage means, the comparator 24 and selector 26 correspond to display state changing means, and the read address generator 12 corresponds to auxiliary storage control means.

第２図は、本発明の好適な第２実施例のブロック図であ
る。なお、ＣＰＵ１０、表示アドレス発生器１２、情報
制御回路１４、フレーム・メモリ２０、カラー・マツプ
回路２２、選択器２６及び表示器２８の動作と、これら
回路間の接続関係と：、を第１図の実施例の場合と同じ
であるので、詳細な説明は省略する。表示先端領域を示
すための表示領域メモリ３０は、１枚のメモリ・プレー
ンであるが、その記憶容量はフレーム・メモリ２０内の
１枚のメモリ・プレーンの記憶容量の整数分の１であり
、例えば８画素９！１領域とした場合、８分の１である
。そして、この表示領域メモリ３０は、アドレス制御回
路１８からのアドレス信号の上位ビット、例えば下位３
ビツトを除いたアドレス信号によりアドレス指定され、
書き込み及び読み出しモードはフレーム・メモリ２０と
同様に同期信号Ｓにより制御される。すなわち、帰線期
間中は書き込みモードであり、水平走査期間中は読み出
しモードである。書き込みモードにおいて、表示領域メ
モリ３０は、アドレス信号に応じて所定データ、例えば
「１」を記憶する。消去回路３２は、同期信号Ｓの垂直
同期信号に応じて表示領域メモリ３０の全記憶内容を消
去する。FIG. 2 is a block diagram of a second preferred embodiment of the present invention. The operations of the CPU 10, display address generator 12, information control circuit 14, frame memory 20, color map circuit 22, selector 26, and display 28, and the connections among these circuits are shown in FIG. Since this is the same as in the embodiment, detailed explanation will be omitted. The display area memory 30 for indicating the display tip area is one memory plane, and its storage capacity is one integer fraction of the storage capacity of one memory plane in the frame memory 20. For example, in the case of an 8 pixel 9!1 area, it is 1/8. The display area memory 30 stores the upper bits of the address signal from the address control circuit 18, for example, the lower 3 bits.
Addressed by address signals excluding bits,
The write and read modes are controlled by the synchronization signal S, similar to the frame memory 20. That is, the writing mode is in the blanking period, and the reading mode is in the horizontal scanning period. In the write mode, the display area memory 30 stores predetermined data, for example "1", in response to the address signal. The erasure circuit 32 erases all stored contents of the display area memory 30 in response to the vertical synchronization signal of the synchronization signal S.

ラッチ回路３４は、同期信号Ｓの垂直同期信号に応じて
情報制御回路１４からの図形データをラッチし、デジタ
ル比較器３６は、ラッチ回路３４にラッチされた図形デ
ータとフレーム・メモリ２０からの図形データとを比較
して、これら図形データが一致すると出力を発生する。The latch circuit 34 latches the graphic data from the information control circuit 14 in response to the vertical synchronization signal of the synchronization signal S, and the digital comparator 36 latches the graphic data latched by the latch circuit 34 and the graphic data from the frame memory 20. The data are compared and if these graphic data match, an output is generated.

アンド・ゲート３８は、表示領域メモリ３０及び比較器
３６の出カイ：号を受けて、選択器２６を制御する。AND gate 38 receives the output signal from display area memory 30 and comparator 36 and controls selector 26 .

帰線期間中において、情報制御回路１４は図形データ及
び書き込みアドレス信号を発生し、アドレス制御回路１
８は書き込みアドレス信号を選択し、フレーム・メモリ
２０及び表示領域メモリ３０は書き込みモードである。During the retrace period, the information control circuit 14 generates graphic data and write address signals, and the address control circuit 1
8 selects a write address signal, and the frame memory 20 and display area memory 30 are in write mode.

よって、フレーム・メモリ２０は、図形データ（カラー
・データ）を各画素毎に指定されたアドレスに記憶して
いく。Therefore, the frame memory 20 stores graphic data (color data) at an address designated for each pixel.

表示領域メモリ３０の各アドレスはフレーム・メモリの
各表示領域に対応するので、現在書き込みが行なわれて
いる領域、即ち、表示先端領域を示すアドレスに所定デ
ータ「１」が記憶される。上述のごとく、垂直（フレー
ム）期間中に表示先端領域が変化する可能性は極めて低
いので、消去回路３２が垂直同期信号により表示領域メ
モリ３０の記憶内容を消去するまで、表示領域メモリ３
０には表示先端領域に対応するアドレスに「１」が記憶
されている。Since each address of the display area memory 30 corresponds to each display area of the frame memory, predetermined data "1" is stored at the address indicating the area where writing is currently being performed, that is, the display tip area. As described above, since the possibility that the display leading edge area changes during the vertical (frame) period is extremely low, the display area memory 3 remains in the display area memory 30 until the erase circuit 32 erases the stored contents of the display area memory 30 by the vertical synchronization signal.
0, "1" is stored at the address corresponding to the display tip area.

水平走査期間中、フレーム・メモＩＪ　２０及び表示領
域メモリ３０は共に読み出しモードであり、表示領域メ
モリ３０は読み出しアドレス信号の上位ビットを受ける
ので、フレーム・メモリ２０の読み出し位置が表示先端
領域になると、表示領域メモ１Ｊ３０が出力「１」を発
生する。この出力信号により表示器２８の表示状態を変
化させれば、表示先端領域を容易に識別できる。しかし
、この実施例では、ラッチ回路３４が垂直同期信号毎に
図形（カラー）データをラッチするので、このラッチさ
れたデータは表示先端領域のカラー情報に対応する。比
較器３６は、フレーム・メモリ２０からの図形データが
ラッチされた図形データと一致するときに、出力信号を
発生する。よって、アンド・ゲート３８は、現在の読み
出しアドレスが表示先端領域に対応し、このカラー・デ
ータも一致したときに出力信号を発生する。選択器２６
は、アンド・ゲート３８が出力信号を発生している間だ
け、特定データ　（全ビットが１）を選択するので、表
示先端領域が識別できる。この様にカラー・データも判
断することにより、フレーム・メモリ２０の各メモリ・
プレーン毎に書き込みを行なっている場合でも、確実に
表示先端領域を識別できる。なお、この実施例では、表
示領域メモリ３０が補助記憶手段に対応し、選択器２６
、ラッチ回路３４、比較器３６及びアンド・ゲート３８
が表示状態変化手段に対応する。また、表示アドレス発
生器１２及び消去回路３２が補助記憶制御手段に対応す
る。During the horizontal scanning period, both the frame memo IJ 20 and the display area memory 30 are in the read mode, and the display area memory 30 receives the upper bit of the read address signal, so when the read position of the frame memory 20 is in the display tip area, , the display area memo 1J30 generates an output "1". By changing the display state of the display 28 using this output signal, the display tip region can be easily identified. However, in this embodiment, since the latch circuit 34 latches graphic (color) data for each vertical synchronization signal, this latched data corresponds to color information in the display leading edge area. Comparator 36 generates an output signal when the graphics data from frame memory 20 matches the latched graphics data. Thus, AND gate 38 generates an output signal when the current read address corresponds to the display leading edge area and the color data also match. Selector 26
Since the specific data (all bits are 1) is selected only while the AND gate 38 is generating the output signal, the leading edge area of the display can be identified. By also determining the color data in this way, each memory in the frame memory 20
Even when writing is performed for each plane, the display leading edge region can be reliably identified. In this embodiment, the display area memory 30 corresponds to the auxiliary storage means, and the selector 26
, latch circuit 34, comparator 36 and AND gate 38
corresponds to the display state changing means. Further, the display address generator 12 and the erase circuit 32 correspond to auxiliary storage control means.

上述は本発明の好適な実施例について説明したが、本発
明の要旨を逸脱することなく種々の変形及び変更が可能
である。例えば、フレーム・メモリは単一のメモリ・プ
レーンでもよいし、複数のメモリ・プレーンを具えた場
合でもカラー情報の代わりに輝度情報を記憶してもよい
。また、第１図の比較器２４の出力信号、及び第２図の
アンド・ゲート３８の出力信号により直接、表示器２８
の輝度を制御してもよい。この場合、選択器２６は不要
となる。更に、カラー・マツプ回路２２の出力信号を表
示器２８に直接供給し、比較器２４及びアンド・ゲート
３８の出力信号をカラー・マツプ回路２２の入力端子に
供給してもよい。また、第２図において、表示領域、メ
モリ３０の出力信号を直接選択器２６又は表示器２８に
供給してもよい。また、補助記憶制御手段の動作周期は
、垂直周期以外に任意所望の周期でもよい。表示器は、
陰極線管以外の表示器、例えば液晶又はプラズマ等のフ
ラット表示器でもよい。Although the preferred embodiments of the present invention have been described above, various modifications and changes can be made without departing from the gist of the present invention. For example, the frame memory may have a single memory plane, or may include multiple memory planes and store luminance information instead of color information. Also, the output signal of the comparator 24 in FIG. 1 and the output signal of the AND gate 38 in FIG.
The brightness of the image may be controlled. In this case, the selector 26 becomes unnecessary. Additionally, the output signal of color map circuit 22 may be provided directly to display 28, and the output signal of comparator 24 and AND gate 38 may be provided to an input terminal of color map circuit 22. Further, in FIG. 2, the display area and the output signal of the memory 30 may be directly supplied to the selector 26 or the display 28. Further, the operation cycle of the auxiliary storage control means may be any desired cycle other than the vertical cycle. The display is
A display other than a cathode ray tube, for example a flat display such as a liquid crystal display or a plasma display, may be used.

［発明の効果］ 上述のごとく本発明によれば、表示先端部を示すための
補助記憶手段の記憶容量は少なくてよいため、装置全体
が安価になる。また、記憶容量が少なくてよいため、消
去動作が高速となり、動作速度が改善される。これら効
果は、高速処理表示装置において特に顕著である。[Effects of the Invention] As described above, according to the present invention, the storage capacity of the auxiliary storage means for indicating the display tip portion may be small, so that the entire device becomes inexpensive. In addition, since the memory capacity is small, the erasing operation becomes faster and the operating speed is improved. These effects are particularly noticeable in high-speed processing display devices.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の好適な第１実施例のブロック図、第２
図は本発明の好適な第２実施例のプロッり図である。FIG. 1 is a block diagram of a first preferred embodiment of the present invention;
The figure is a plot diagram of a second preferred embodiment of the present invention.

Claims (1)

【特許請求の範囲】[Claims] 画素の表示位置を表わす書き込みアドレス信号で指定さ
れたフレーム・メモリの記憶位置に図形データを書き込
みながら、順次変化する読み出しアドレス信号により上
記フレーム・メモリを順次読み出して表示器に図形を表
示する図形表示装置において、上記書き込みアドレス信
号の上位ビットを記憶するか、又は上記書き込みアドレ
ス信号の上位ビットで指定された記憶位置に所定データ
を書き込む補助記憶手段と、上記フレーム・メモリの上
記読み出しアドレス信号の上位ビットが上記補助記憶手
段に記憶された上記書き込みアドレス信号の上位ビット
に一致したとき、又は上記読み出しアドレス信号の上位
ビットにより上記補助記憶手段が上記所定データを発生
したとき、上記表示器に表示された図形の表示状態を変
化させる表示状態変化手段と、上記補助記憶手段の記憶
内容を周期的に新たにする補助記憶制御手段とを具え、
上記補助記憶手段の記憶容量は上記フレーム・メモリの
記憶容量よりも少ないことを特徴とする図形表示装置。A graphic display in which graphic data is written to a storage location in a frame memory specified by a write address signal representing the display position of a pixel, and the frame memory is sequentially read out by a sequentially changing read address signal to display a graphic on a display. In the apparatus, auxiliary storage means stores the upper bits of the write address signal or writes predetermined data to a storage location specified by the upper bits of the write address signal, and the upper bits of the read address signal of the frame memory is displayed on the display when the bit matches the upper bit of the write address signal stored in the auxiliary storage means, or when the auxiliary storage means generates the predetermined data according to the upper bit of the read address signal. display state changing means for changing the display state of the graphic, and auxiliary storage control means for periodically refreshing the storage contents of the auxiliary storage means,
A graphic display device characterized in that the storage capacity of the auxiliary storage means is smaller than the storage capacity of the frame memory.