JPS62139358A - Signal processing circuit of charge coupled device - Google Patents

Abstract

PURPOSE:To obtain a signal processing circuit using a charge coupled device of a large noise reduction effect by integrating the signal level of the output signal for a predetermined period, and sampling and amplifying the output signal. CONSTITUTION:Through times t1-t2, since a clamp pulse phiC being applied to a switch 3 of a soft clamp circuit 5 is ON, the field through level of the CCD output signal is clamped to the potential VC of a d.c. voltage source 4. Then, through times t3-t4, since the pulse phiC goes OFF and instead a sample pulse phiS1 to be applied to the sample switch of an integral circuit 10 goes ON, a hold capacitor 8 is charged with a charge depending on the signal level of the CCD output signal. Further, through times t5-t6, the pulse phiS1 goes OFF and instead a sample pulse phiS2 to be applied to a switch 11 of a sample hold circuit 13 goes ON, and the CCD signal level information charged in the capacitor 8 during the times t3-t4 is passed to a hold capacitor 12 and maintained to be a fixed potential till time t7 of the next cycle.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電荷結合素子の信号処理回路に関する。[Detailed description of the invention] (Industrial application field) The present invention relates to a signal processing circuit for a charge coupled device.

（従来の技術） 電荷結合素子（以後ＣＯＤと記す）の雑音源には固定パ
ターン雑音、信号電流や暗電流によるショット雑音、リ
セット雑音、出力アンプの雑音等がある。とりわけ近年
のＣＯＤ固体撮像累子ではチップサイズが縮小化されか
つ多画素化される傾向にあるため、これに伴う信号量の
減少に対処して、こｎら雑音を低減させることが強く望
まれる。(Prior Art) Noise sources of charge-coupled devices (hereinafter referred to as COD) include fixed pattern noise, shot noise due to signal current and dark current, reset noise, and output amplifier noise. In particular, in recent years COD solid-state imaging devices have tended to have smaller chip sizes and more pixels, so it is strongly desired to deal with the accompanying decrease in signal amount and reduce noise. .

上記雑音のうち、リセット雑音および出力アンプ雑音の
低減成分を低減させるＣＯＤの信号処理回路として相関
二重サンプリング（以後ＣＤＳと記す）回路が知られて
いる（アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッド・ステート・サーキット（ＩＥＥＥ　Ｊｏｕｒｎ
ａｌ　ｏｆ　５ｏｌｉｄ−８ｔａｔｅＣｉｒｃｕｉｔｓ
）第５Ｃ−９巻、１号、１〜１３ページ。Among the above noises, a correlated double sampling (hereinafter referred to as CDS) circuit is known as a COD signal processing circuit that reduces the reduction components of reset noise and output amplifier noise (IEE Journal). of solid state circuits (IEEE Journ)
al of 5olid-8tateCircuits
) Volume 5C-9, No. 1, pages 1-13.

１９７４年２月）。このＣＤ８回路は、第３図１こ示す
ごとく、Ｃ０ＤＩＯＩの出力端に接続されたバッファア
ンプ１０２　と、カップリングコンデンサ［）３　とス
イッチ１０４および直流電圧源１０５とから成るクラン
プ回路１０６　　と、信号＋ｙ段に伝えるためのバッフ
ァアン７１０７　と、スイッチ１０８　とホールドコン
デンサー０９　とから成るブンブルホールド回路」ユと
、出力アンプＩｌｌとで構成されている。本ＣＤ８回路
の動作を第４図に示すタイミングチャートを便って説明
する。February 1974). As shown in FIG. 3, this CD8 circuit includes a buffer amplifier 102 connected to the output terminal of C0DIOI, a clamp circuit 106 consisting of a coupling capacitor [)3, a switch 104, and a DC voltage source 105, and a signal +y It consists of a buffer amplifier 7107 for transmitting information to the stage, a bumble hold circuit ``Y'' consisting of a switch 108 and a hold capacitor 09, and an output amplifier Ill. The operation of this CD8 circuit will be explained with reference to the timing chart shown in FIG.

まず時刻ｔ４１〜ｔ４ｓ　　でにクランク回路１０６　
　のスイッチ１０４　に印加さｎているクランプパルス
φＣがオン状態となるため、ＣＣＤ出力信号のフィード
スルーレベル１は直流電圧源１０５　の電位ＶＣζこク
ランクされる。次に時刻ｔ４３〜ｔ４４ではクランプパ
ルスφ。がオフし１代ってサンプルホールド回路１１０
　　のスイッチ１０８　に印万口されているサンプルパ
ルスφ８がオン状態となるため、ＣＣＤ出力信号の信号
レベルｌｆｌホールドコンデンサー　０９に伝達・保持
さｎ、出力アンプ１１１を介して外部へ出力される。時
刻ｔ４５〜’４６　　ではクランクパルスφ　が再びオ
ン状態となるため、ＣＯＤ出力信号のフィールドスルー
レベル２に電位ＶｃＪこクランプされる、次いで時刻ｔ
４７〜ｔ４８　　ではサンプルパルスφ８が再びオン状
態となるため１時刻ｔ４４〜ｔ４□の開信号レベル１を
保持してきたホールドコンデンサ１０９　！’：ｍ代わ
って信号レベル２を保持するよう番こなり、以後、同様
な動作が繰り返される。以上の動作に従えば、ＣＤ８回
路でげたとえフィードスルーレベルｌ　（！ニア　イー
ドスルーレベル２の電位が異なっていても、この電位差
に外部に出力されず、フィードスルーレベルｌと信号レ
ベルｌの電位差あるいにフィールドスルーレベル２と信
号レベル２の電位差であられされるＣＯＤの正確な出力
信号情報のみが出力されることになる。言い換えれば１
本ＣＤ８回路を用いること（こより、フィールドスルー
レベルのほらつきの原因であるリセット雑音や出力アン
プ雑音の低域成分が大幅に低減される、 次に、最近、ＣＤ８回路と同様に、リセット雑音や出力
アンプ雑音を低減させるＣＯＤの信号処理回路として積
分型相関二重サンプルリング（以後ＩＤＳと記す）回路
が報告されている（通信学会全人、１３４１．５−１５
８ページ、１９８５　　年）。First, from time t41 to t4s, the crank circuit 106
Since the clamp pulse φC applied to the switch 104 is turned on, the feedthrough level 1 of the CCD output signal is cranked by the potential VCζ of the DC voltage source 105. Next, at time t43 to t44, a clamp pulse φ is generated. is turned off and the sample and hold circuit 110
Since the sample pulse φ8 applied to the switch 108 is turned on, the signal level of the CCD output signal lfl is transmitted and held by the hold capacitor 09, and is outputted to the outside via the output amplifier 111. From time t45 to '46, the crank pulse φ is turned on again, so the potential VcJ is clamped to field-through level 2 of the COD output signal, and then at time t
At times t47 to t48, the sample pulse φ8 is turned on again, so that the hold capacitor 109 which has been holding the open signal level 1 from times t44 to t4□! ':m is replaced by a signal level of 2, and the same operation is repeated thereafter. According to the above operation, even if the potentials of the feedthrough level l (!near feedthrough level 2) are different in the CD8 circuit, this potential difference will not be output to the outside, and the potential difference between the feedthrough level l and the signal level l will be In other words, only accurate output signal information of the COD generated by the potential difference between field through level 2 and signal level 2 is output.In other words, 1
By using this CD8 circuit, the low-frequency components of reset noise and output amplifier noise, which are the causes of fluctuations in the field-through level, are significantly reduced. An integral correlated double sampling (hereinafter referred to as IDS) circuit has been reported as a COD signal processing circuit that reduces amplifier noise (Communications Society Zennin, 1341.5-15).
8 pages, 1985).

このＩＤ８回路に第５図に示すように抵抗１２１（１２
６）とサンプルスイッチ１２２（１２７）　　とホール
ドコンデンサ１２３（１２８）およびリセットスイッチ
１２４（１２９）とから成る積分回路１２５（１３０）
と、スイッチ１３１（１３４，１３７）とホールドコン
テンプ１３２（１３５，１３８）　　とから成る。サン
プルホールド回路１３３（１３６，１３９）と。This ID8 circuit is connected to a resistor 121 (12
6), an integrating circuit 125 (130) consisting of a sample switch 122 (127), a hold capacitor 123 (128), and a reset switch 124 (129).
It consists of a switch 131 (134, 137) and a hold content 132 (135, 138). and a sample hold circuit 133 (136, 139).

差動アンプ１４０　とで構成されている。ここで。It is composed of a differential amplifier 140. here.

ＣＣＤ１４１　からの出力は、バッファアンプ１４２を
介して、積分回路１２５　と１３０に同時に印加される
、また積分回路１２５の出力に、バッファアンプ１４３
，１４４，１４５を介して、サンプルホールド回路１３
３と１３６に順次接続さ孔、差動アンプ１４０　のマイ
ナス端子にば」加される。一方、積分回路１３０の出力
に、バッファアン７１４６゜１４７を介してサンプルホ
ールド回路１３９１こ接続され、差動アンプ１４０の　
プラン端子に印加さｎる。本ＩＤＳ回路の動作を第６図
に示すタイミングチャートを使って説明する。まず時刻
ｔ６１〜’６２でに積分回路１２５のサンプルスイッチ
１２２ｉこ印加されているサンプルパルスφＦ８　がオ
ン状態となるため、ホールドコンテンプ１２３　に６”
ｍＣＣＤ出力信号のフィールドスルーレベルに応じた電
荷が充電される。このときの充電速度は抵抗１２１（抵
抗値几ｌ）とホールドコンデンサ１２３　（容量Ｃ，）
の直列接続の時定数ＣＩＲＩに依存する。すなわち、充
電速度は時定数ＣＩＲＩが小さい程速くなる。次に時刻
ｔ６３〜’６５ではサンプルパルスφＦ８がオフし１代
わってサンプルホールド回路１３３のスイッチ１３１　
Ｇこ印加されているサンプルパルスφ８□がオン状態と
なるため１時刻ｔ６□〜’６２間にホールドコンテンプ
１２３　で積分さｎたＣＣＤのフィールドスルーレベル
のｆｆＮ１ｄホールドコンチンｖ１３２に伝達・保持さ
れる。次いで時刻ｔ６７〜ｔ６Ｂでにサンプルホールド
回路１３６のスイッチ１３４１こ印加されているサンプ
ルパルスφ８゜がオン状態となるため、ホールドコンチ
ン９１３２に保持されていたフィールドスルーレベルの
情報はホールドコンデンサ１３５　に伝達２保持される
。The output from the CCD 141 is simultaneously applied to integration circuits 125 and 130 via a buffer amplifier 142.
, 144, 145, the sample and hold circuit 13
3 and 136 in sequence, and are added to the negative terminal of the differential amplifier 140. On the other hand, a sample and hold circuit 1391 is connected to the output of the integrating circuit 130 via a buffer amplifier 7146 and 147, and a sample hold circuit 1391 is connected to the output of the integrating circuit 130.
Applied to the plan terminal. The operation of this IDS circuit will be explained using the timing chart shown in FIG. First, from time t61 to '62, the sample pulse φF8 applied to the sample switch 122i of the integrating circuit 125 is turned on, so that the hold content 123 becomes 6".
A charge corresponding to the field-through level of the mCCD output signal is charged. The charging speed at this time is the resistance 121 (resistance value ⇠l) and the hold capacitor 123 (capacitance C,)
depends on the time constant CIRI of the series connection of . That is, the charging speed becomes faster as the time constant CIRI becomes smaller. Next, from time t63 to '65, the sample pulse φF8 is turned off and the switch 131 of the sample hold circuit 133 is turned off.
Since the sample pulse φ8□ applied to G is turned on, it is integrated by the hold content 123 between time t6□ and '62 and is transmitted to and held in the field-through level ffN1d of the CCD hold continuum v132. . Next, from time t67 to t6B, the sample pulse φ8° applied to the switch 1341 of the sample and hold circuit 136 is turned on, so the field-through level information held in the hold continuum 9132 is transmitted to the hold capacitor 135. Retained.

ところで、積分回路１２５　のホールドコンデンサ１２
３に保持されていた電荷は１時刻ｔ６５〜ｔ６□でリセ
ットスイッチ１２４４こ印加されているリセットパルス
φ２Ｒがオンすることにより充電される。これは次の周
期の積分動作に備えるためである。一方１時刻ｔ６４〜
’６６では積分回路１３０　のブンプルスイッチ１２７
に印加されているサンプルパルスφ８ｓ　　がオン状態
となるため、ホールドコンデンサ１２８（こＨｅＣＤ出
力信号の信号レベルに応じた電荷が充電される。このと
きの充電速度は抵抗１２６　（抵抗値Ｒ２）とホールド
コンデンサ１２８　（容量Ｃ，）の直列接続の時定数Ｃ
ＩＩＲ，１に依存する。この時定数ＣｗＲｚは、一般的
には積分回！１２５　の時定数ＣＩＲＩと等しく選ばｎ
る。次に時刻ｔ６７〜ｔ６８ではサンプルパルス−８８
カオフし１代わってサンプルホールド回路１３９のスイ
ッチ１３７に印加されているサンプルパルスφ８．がオ
ン状態となるため１時刻ｔ６４〜ｔ６６間にホールドコ
ンデンサ１２８　で積分されたＣＣＤの信号レベルの情
報に、ホールドコンデンサ１３８に伝達・保持される。By the way, the hold capacitor 12 of the integrating circuit 125
The electric charge held at 3 is charged by turning on the reset pulse φ2R applied to the reset switch 1244 from time t65 to time t6□. This is to prepare for the next period of integral operation. On the other hand, 1 time t64~
In '66, the integration circuit 130's bump-pull switch 127
Since the sample pulse φ8s applied to is turned on, the hold capacitor 128 is charged with an electric charge corresponding to the signal level of the HeCD output signal. Time constant C of series connection of capacitor 128 (capacitance C,)
Depends on IIR,1. This time constant CwRz is generally an integral time! chosen equal to the time constant CIRI of 125
Ru. Next, at time t67 to t68, sample pulse -88
The sample pulse φ8. is turned on, the CCD signal level information integrated by the hold capacitor 128 between times t64 and t66 is transmitted to and held by the hold capacitor 138.

すなわち時刻ｔ６７〜ｔ６８から次の周期の時刻１７０
　　にかけては、ホールドコンデンサ１３５番こけＣＯ
Ｄのフィールドスルーレベルの情報が保持され、またホ
ールドコンデンサ１３８にはＣＣＤの信号レベルの情報
が保持され続ける。よって差動アンプＪ４０からはフィ
ールドスルーレベルと信号レベルの電位差が出力される
。なお、積分回路１３００ホールドコンデンサ１２８に
保持されていた電荷に１時刻ｔ６ａ〜ｔ６９でリセット
スイッチ１２９　に印加されているリセットパルスφＳ
Ｒがオンすること【こより放電される。That is, from time t67-t68 to time 170 of the next cycle
Hold capacitor No. 135 is moss CO.
D field-through level information is held, and the hold capacitor 138 continues to hold CCD signal level information. Therefore, the differential amplifier J40 outputs a potential difference between the field-through level and the signal level. Note that the reset pulse φS applied to the reset switch 129 from time t6a to time t69 applies to the charge held in the hold capacitor 128 of the integrating circuit 1300.
When R is turned on, the battery is discharged.

以上の動作に従えば、ＩＤＳ回路でにフィールドスルー
レベルのばらつきの原因であるリセッ［音や出力アンプ
雑音の低域成分が大幅に低減できるばかりでなく、＠分
回路番こよって出力アンプ雑音の高域成分を除去してい
るため、これら高域成分がサンプリング動作によって低
域ｔこ折り返えされることも少なく、更なる雑音化が可
能である。By following the above operation, not only can the low-frequency components of the reset sound and output amplifier noise, which are the cause of field-through level variations in the IDS circuit, be significantly reduced, but also the output amplifier noise can be significantly reduced by the circuit number. Since the high frequency components are removed, these high frequency components are less likely to be folded back into the low frequency range due to the sampling operation, and further noise can be made.

（発明が解決しようとする問題点） 以上、ＣＯＤの雑音を低減させる従来の信号処理回路と
してＣＤ８回路とＩＤＳ回路の二つについて説明したが
、前者でｌ−ｊ　リセット雑音や出力アンプ雑音の低域
成分に低減できるものの、出力アンプ雑音の高域成分が
フランツ動作やサンプリング動作によって低域に折り返
えされるという欠点がある。また後者は上述の欠点にほ
ぼ解消されるものの、駆動パルスが多く、また回路が複
雑であるために？Ａ整箇所も多く、を産品への過用は難
しい。(Problems to be Solved by the Invention) The CD8 circuit and the IDS circuit have been described above as conventional signal processing circuits that reduce COD noise. Although it is possible to reduce the high frequency components of the output amplifier noise to low frequency components, there is a drawback that the high frequency components of the output amplifier noise are folded back to the low frequency components due to Franz operation or sampling operation. Also, although the latter problem is almost solved by the above-mentioned drawbacks, is it because there are many driving pulses and the circuit is complicated? There are many places where A is adjusted, and it is difficult to overuse it in products.

本発明に上述した従来の欠点を除去したもので。The present invention eliminates the above-mentioned conventional drawbacks.

その目的とするところに雑音低減効果の大きいＣＣＤの
新しい信号処理回路を提供することにある。The purpose is to provide a new signal processing circuit for CCD that has a large noise reduction effect.

（問題点を解決するための手段） 本発明によれば、電荷結合素子の出力部に接続さｎ、こ
の電荷結合素子からの出力信号を帯域制限した上で前記
出力信号のフィールドスルーレベルを一定電位にクラン
プするソフトクランプ回路部と、このソフトクランプ回
路部の出力部に接続さｎ、前記出力信号の信号レベルを
一定期間にわたって積分する積分回路部と、この積分回
路部の出力部に接続され、ｆＲ分完了後の前記信号レベ
ルをサンプリングするサンプルホールド回路部と、この
サンプルホールド回路部の出力部に接続さｎた出力アン
プを備えることを特徴とする電荷結合素子の信号処理回
路が得られる。(Means for Solving the Problem) According to the present invention, a charge-coupled device is connected to the output part of the charge-coupled device, and after band-limiting the output signal from the charge-coupled device, the field-through level of the output signal is kept constant. a soft clamp circuit section that clamps the voltage at a potential; an integration circuit section that integrates the signal level of the output signal over a certain period; and an integration circuit section that is connected to the output section of the integration circuit section. , a charge-coupled device signal processing circuit comprising: a sample-and-hold circuit section that samples the signal level after completing fR; and an output amplifier connected to an output section of the sample-and-hold circuit section. .

（作用） ソフトクランプ回路部でＨｅＣＤ出力信号のフィールド
スルーレベルを一定電位にクランプしているので、リセ
ット雑音や出力アンプ雑音の低域成分が除去できる。ま
た、クランプする前に帯域制限しているので、クラン１
動作による出力アン７ｇ音高域成分０低域への折り返し
を小さくすることもできる。さらに、積分回路部ではＣ
ＯＤ出力信号の信号レベルに重重さｎている出力アンプ
雑音高域成分を除去しているため、サンプリング動作に
よる出力アンプ雑音高域成分の低域への折り返しを小さ
くできる。結果として１本発明による信号処理口Ｗ’ｒ
４こよれば、ＣＯＤの低雑音化が達成できるしかも回路
構成も簡単である。(Function) Since the field-through level of the HeCD output signal is clamped to a constant potential in the soft clamp circuit section, low-frequency components of reset noise and output amplifier noise can be removed. Also, since the band is limited before clamping, clan 1
It is also possible to reduce the aliasing of the output amplifier 7g pitch component to the 0 low frequency range due to the operation. Furthermore, in the integrating circuit section, C
Since the output amplifier noise high-frequency component that weighs heavily on the signal level of the OD output signal is removed, it is possible to reduce the aliasing of the output amplifier noise high-frequency component to the low frequency band due to the sampling operation. As a result, a signal processing port W'r according to the present invention
According to the fourth aspect, it is possible to achieve low COD noise, and the circuit configuration is also simple.

（実施例） 以下、不Ｑ５￥の実施例−こついて図面を用いて説明す
る。第１図は本発明によるＣＣＤの信号処理回路の実施
例でおり、抵抗１とカップリングコンデンサ２とスイッ
チ３およびＫｆｉｌ電圧源４とから成るソフトクランプ
回路５と、抵抗６とサンプルスイッチ７とホールドコン
デンサ８およびリセットスイッチ９とから成る積分回路
ｌＯと、スイッチ１１とホールドコンデンサ１２とから
成るフン１ルホールド回路１３と、バッファアンプ１４
゜１５．１６と、出力アンプ１７とで構成されている。(Example) Hereinafter, an example of ``FuQ5\'' will be explained using the drawings. FIG. 1 shows an embodiment of a CCD signal processing circuit according to the present invention, which includes a soft clamp circuit 5 consisting of a resistor 1, a coupling capacitor 2, a switch 3, and a Kfil voltage source 4, a resistor 6, a sample switch 7, and a hold circuit. An integrator circuit 10 consisting of a capacitor 8 and a reset switch 9, a hold circuit 13 consisting of a switch 11 and a hold capacitor 12, and a buffer amplifier 14.
15.16 and an output amplifier 17.

ここでＣ０Ｄ１８からの出力は、それぞれの段にバッフ
ァアンプ１４．１５．１６を介して。Here, the output from C0D18 is passed through buffer amplifiers 14, 15, and 16 to each stage.

れている。It is.

本実施例の動作を第２図番こ示すタイミングチャートを
使って説明する。まず時刻ｔ０〜ｔ、ではソフトクラン
プ回路５のスイッチ３に印加されているクランプパルス
φ。がオン状態となるため、ＣＯＤ出力信号のフィール
ドスルーレベルに直流電圧源４の電位Ｖ　にクランプさ
れる。ただし、このときクランプの速度は抵抗ｌ（抵抗
値Ｒ）とホールドコンデンサ２（容量Ｃ）の直列接続の
時定数ＣＲに依存する。すなわち１時定数ＣＲを小さく
するとクランプの速度は上がるが、ＣＣＤの出力信号に
含まれる雑音の高域成分が除去できなくなるため、クラ
ン１動作による低域への折り返し雑音成分が増加する。The operation of this embodiment will be explained using the timing chart shown in FIG. First, from time t0 to time t, the clamp pulse φ is applied to the switch 3 of the soft clamp circuit 5. is in the on state, the potential V 1 of the DC voltage source 4 is clamped to the field-through level of the COD output signal. However, at this time, the clamping speed depends on the time constant CR of the series connection of the resistor l (resistance value R) and the hold capacitor 2 (capacitance C). That is, if the 1 time constant CR is made smaller, the clamping speed increases, but since the high frequency component of the noise contained in the CCD output signal cannot be removed, the aliasing noise component to the low frequency due to the clan 1 operation increases.

反対に時定数ＣＲを大きくすると低域への折り返し雑音
成分に減るが、クラン１の速度が落ちるため、クランプ
が掛けらなくなる。よって時定数ＣＲはクラン１が正常
に掛かる範囲で、折り返し雑音成分が最小となるよう選
はねばならない。On the other hand, if the time constant CR is increased, the aliasing noise component to the low frequency range is reduced, but since the speed of clan 1 is reduced, clamping is no longer applied. Therefore, the time constant CR must be selected so that the aliasing noise component is minimized within a range in which clan 1 is applied normally.

次に時刻ｔ３〜ｔ４　　ではクラン１ノくルスφ。がオ
フし１代わって積分回路ｌＯのサンプルスイッチに印加
されているサンプルパルスφ８１がオン状態となるため
、ホールドコンデンサ８にはＣＯＤ出力信号の信号レベ
ルに応じた電荷が充電される。Next, from time t3 to t4, the clan 1 node φ is reached. is turned off and the sample pulse φ81 applied to the sample switch of the integrating circuit 1O is turned on instead, so that the hold capacitor 8 is charged with an electric charge corresponding to the signal level of the COD output signal.

ただし、このときの充電速度は抵抗６（抵抗値Ｒ’　）
とホールドコンデンサ８（容量Ｃ′　）の直列接続の時
定数Ｃ’　Ｒ’に依存する。すなわち１時定数Ｃ’Ｒ’
を小さくすると充電速度が上がるために。However, the charging speed at this time is resistance 6 (resistance value R')
and the time constant C'R' of the series connection of the hold capacitor 8 (capacitance C'). That is, 1 time constant C'R'
In order to increase the charging speed by making it smaller.

ホールドコンデンサ８１こ充電される信号電圧レベルは
増えるが、ＣＯＤの出力信号に含まれる雑音の高域成分
が除去できなくなるため、サンプリング動作による低域
への折り返し雑音成分も増加する。反対に時定数ＣＲを
大きくすると低域への折り返し雑音成分に減るが、充電
速度が落ちるため。Although the signal voltage level charged in the hold capacitor 81 increases, since the high-frequency components of noise contained in the output signal of the COD cannot be removed, the aliasing noise components to the low-frequency range due to the sampling operation also increase. On the other hand, increasing the time constant CR will reduce the aliasing noise component to the low frequency range, but the charging speed will decrease.

ホールドコンデンサ８に充電される信号電圧レベルも減
少する。よって時定数ＣＲは信号対雑音比が最大となる
よう選ばねばならない。The signal voltage level charged to the hold capacitor 8 also decreases. Therefore, the time constant CR must be chosen to maximize the signal-to-noise ratio.

次いで時刻ｔｒ−１６でにサンプルパルスφ８１がオフ
し１代わってアンプルホールド回ＴＲ１のスイッチ１１
に印加されているサンプルパルスφ８．がオン状態とな
るため１時刻ｔ３〜ｔ４　　間にホールドコンデンサ８
で積分されたＣＣＤの信号レベルの情報ハ、ホールドコ
ンテンサ１２に伝達され１次の周期の時刻ｔ７　まで一
定電位に保持される。よりて、出力アンプ１７からはＣ
ＣＤの正常な出力信号情報のみが出力される。なお積分
回路ＩＯのホールドコンデンサ８に保持されていた電荷
は。Then, at time tr-16, the sample pulse φ81 is turned off, and the switch 11 of the ampoule hold circuit TR1 is turned off instead.
The sample pulse φ8. is in the on state, the hold capacitor 8 is turned on between time t3 and t4.
Information on the CCD signal level integrated at is transmitted to the hold capacitor 12 and held at a constant potential until time t7 of the first cycle. Therefore, from the output amplifier 17, C
Only normal output signal information of the CD is output. Note that the charge held in the hold capacitor 8 of the integrating circuit IO is as follows.

時刻ｔ６〜ｔ７　　でリセットスイッチ９に印加されて
いる。リセットパルスφ８Ｒがオンにすることにより放
電される。これに次の周期の積分動作に備えるためであ
る。The voltage is applied to the reset switch 9 from time t6 to t7. It is discharged by turning on the reset pulse φ8R. This is to prepare for the next period of integral operation.

（発明の効果） 以上述べたように１本発明をこよるＣＣＤの信号処理回
路によれば、ＣＯＤの雑音のうち、リセット雑音および
出力アンプ雑音の低域成分が大幅に低減するばかりでな
く、出力アンプ雑音の高域成分がフラング動作あるいに
サンプリング動作によって低域に折り返兄されることも
少なくないため。(Effects of the Invention) As described above, according to the CCD signal processing circuit according to the present invention, not only the low-frequency components of reset noise and output amplifier noise among COD noises are significantly reduced; This is because the high-frequency components of the output amplifier noise are often folded back into the low-frequency range by flanging or sampling operations.

大幅な低雑音化が可能となる。さらに使用駆動バルス数
に比較的少なく、また回路構成も簡単なため、調整箇所
は少なく、量産品への適応は容易である。Significant noise reduction becomes possible. Furthermore, since the number of drive pulses used is relatively small and the circuit configuration is simple, there are few adjustment points and it is easy to adapt to mass-produced products.

【図面の簡単な説明】[Brief explanation of drawings]

第１図に本発明による信号処理回路図、第２図に本発明
による信号処理回路の動作を説明するためのタイミング
チャート、第３図は従来の相関二重サンプリング（ＣＤ
Ｓ　）回路図、第４図はＣＤＳ回路の動作を説明するた
めのタイミングチャート第５図は従来の積分型相関二重
サンプリング（ＩＤＳ）回路図、ｗＪＧ図はＩＤＳ回路
の動作を説明するためのタイミングチャートである。 図において ５にンフトクランプ回路、　　１０６　　ｔ！クランプ
。 １０、１２５．１３０　　は積分回路、１３，１１０，
１３３゜１３６．１３９　　はサンプルホールド回路、
１４〜１６゜１０２．１０７，１４３〜１４７はバッフ
ァアン１，１７、フィート又ルーレベ）し １、　　　１２１３１４１．　１．　１７多３図 ｔ４３　　ｔ４４　　　　　　Ｆ４７　７４８多６図FIG. 1 is a signal processing circuit diagram according to the present invention, FIG. 2 is a timing chart for explaining the operation of the signal processing circuit according to the present invention, and FIG. 3 is a conventional correlated double sampling (CD
S ) circuit diagram, Figure 4 is a timing chart for explaining the operation of the CDS circuit, Figure 5 is a conventional integral type correlated double sampling (IDS) circuit diagram, and wJG diagram is for explaining the operation of the IDS circuit. This is a timing chart. In the figure, 5 indicates the clamp circuit, 106 t! clamp. 10, 125.130 is an integral circuit, 13,110,
133゜136.139 is sample hold circuit,
14-16゜102.107, 143-147 is Buffian 1,17, foot or level) 1, 1213141. 1. 17 3 figures t43 t44 F47 748 6 figures

Claims (1)

【特許請求の範囲】[Claims] 　電荷結合素子の出力部に接続され、この電荷結合素子
からの出力信号を帯域制限した上で前記出力信号のフィ
ードスルーレベルを一定電位にクランプするソフトクラ
ンプ回路部と、このソフトクランプ回路部の出力部に接
続され、前記出力信号の信号レベルを一定期間にわたっ
て積分する積分回路部と、この積分回路部の出力部に接
続され、積分完了後の前記信号レベルをサンプリングす
るサンプルホールド回路部と、このサンプルホールド回
路部の出力部に接続された出力アンプとを備えることを
特徴とする電荷結合素子の信号処理回路。a soft clamp circuit section connected to the output section of the charge-coupled device, which band-limits the output signal from the charge-coupled device and clamps the feedthrough level of the output signal to a constant potential; and an output of the soft clamp circuit section. an integrating circuit section connected to the output section and integrating the signal level of the output signal over a certain period of time; a sample hold circuit section connected to the output section of the integrating circuit section sampling the signal level after the integration is completed; A charge-coupled device signal processing circuit comprising: an output amplifier connected to an output section of a sample-and-hold circuit section.