JPS62139066A - オンバンドｒａｍおよびアドレス発生装置を有する単一命令多重デ−タセルアレイ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アレイプロセッサに関し、特に単一命令多重
データ（ＳＩＭＤ）アーキテクチャの高度に並列で、非
常に規則的構成を有するセルアレイプロセッサに関する
。

［従来技術］ 現在の技術では、連想プロセッサあるいはアレイプロセ
ッサは広く研究されている。根本的に、この様なプロセ
ッサはマトリクスに配列される複数の個々の処理セルを
構成する。処理セルのこの様な結合は複雑な数学的問題
を解決できるようにプログラムすることができる。多様
な形式のこの様なプロセッサに関する優れた文献が多く
存在する。

たとえば、１９８５年６月発行の−Ｌ王二五」；−−Ω
−ＯＭＰＵＴＥＲに記載された文献（チャンリャンウー
著”Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ　　Ｔｅｃｈｎｏ
ｌｏ！ＩＩＶ″）がある。また、他には１９８５年６月
発行のＨＩＧＨＣＮＧＹ、２０−２８頁に記載 サレタ文献（Ｅ、Ｊ、レーナー著“ＰａｒａｌｌｅｌＰ
ｒｏｃｅｓｓｉｎｇ　ＧｅｔＳ　Ｄｏｗｎ　ｔｏ　Ｂｕ
ｓｉｎｅｓｓ”）がある。

複雑な問題を一方では解決するこの様なプロセッサは、
多くの異なる特性を有し、また要求されている。現在の
多くのプロセッサは単一命令、単一データアーキテクチ
ャを使用している。この様な特別のアーキテクチャは通
常の装置に良く適合している。本来的に高度な構造であ
り、付加的価格があまりかからず、異なる大きさに形成
することができる。

この様な構造に関して、ＳＩＭＯアーキアーキテクチャ
に規則的であり、データ要素は大きいブロックで処理さ
れ、入力データの量は非常に太きく、また所望の応答時
間は非常に短く１データ計算に必要とされるように比較
的一様である。

ＳＩＭＤｉｌ内には、アレイブ０セツサとセルアレイプ
ロセッサがある。アレイプロセッサは概して算術要素の
高性能バイブラインおよび低並列性を有し、データ列に
動作する。

セルアレイプロセッサは高度に並列であり、データ列の
それぞれに動作するプロセッサアレイを有する。プロセ
ッサのこの様な多様性は、説明される故障許容技術によ
って特に拡大されるように、高度に構成されたＶＬＳ　
Ｉ構造によるものである。

説明してきたように、従来技術は多様な型のアレイプロ
セッサを提供してきた。しかしながら、セルアレイプロ
セッサは極僅かである。この様な装置には、グツドイヤ
ー製造のＭＰＰとして構成されたものがある（ＩＥＥＥ
　　ＣＯＭＰＵＴＥＲ８ＯＣＩＥＴＹ　　１９８０年、
８０−８５頁記載の文献、Ｋ、Ｅブッチャー著”　Ｄ　
ｅｓｉｏｎ　ＯｒＭａｓｓｉｖｌｙ　ｐａｒａｌｌｅｌ
　Ｐｒｏｃｅｓｓｏｒ”を参照）。この文献では、セル
アレイプロセッサについて説明されている。

この様なプロセッサはデータストリームを記憶し、デー
タストリームを処理する。前記のプロセッサは、ビット
直列、ワード並列型で動作するように構成されている。

各ワードはメモリ位置の継続によって１ビットづつ次々
に記憶される。いずれにせよ、これは、Ｉ追上の多くの
問題を生じ、その一方では動作時間を増加させる。その
ため、本発明で説明されるプロセッサは、ビット並列、
。

ワード並列方式で動作し、そのためメモリアドレスによ
り適応し、より簡単で効果的な方法でそれをブＯグラム
できる。

［発明の解決すべき問題点および解決手段］本発明によ
れば、セルアレイ型の高度に並列なプロセッサのブロッ
クを構成するのに使用されるアレイチップが提供される
。本発明によるプロセッサは、単一命令多重データ（Ｓ
ＩＭＤ）アーキテクチャを使用する。この様な構成では
、算術論理ユニットの多様性および単一命令ストリーム
からの多重データストリームに並列に動作するためにメ
モリが必要となる。この様なシステムでは、多くの同一
処理要素が必要である。

これら処理要素は、互いの間でデータを自在にに通過さ
せるように高度に相互接続されなければならない。さら
に、処理要素が十分にまた効果的に処理要素を使用する
ように装置へのデータの＾度の出入れ手段が提供されな
ければならない。

以下説明するように、アーキテクチャは長い時間にわた
って処理要素がアイドルにならないように最も効果的な
方法で処理要素を使用する。

本発明の目的は、単一集積回路に集積される処理要素の
数を最大にすることである。

本発明の別の目的は、これら処理要素のそれぞれの性能
を最大にすることである。

本発明のさらに他の目的は、データを獲得するためにチ
ップをオフにする際に遅延が生じないような同じチップ
上で処理要素に局所メモリを提供することである。

以下で説明されるように、高速入力出力構造は、オンボ
ードメモリへの新データの出入れができるように構成さ
れる。後述のように、典型的システムは使用者にとって
有用な２５６にビットのＤＲＡＭ　（ダイナミックラン
ダムアクセスメモリ）を有するチップを有するアレイチ
ップで２０個の１６ビットプロセツサセルを使用する。

セルの数とＤＲＡＭの鳳は比較的任意性がある。

好ましい実施例では、チップに２つの予備プロセッサと
１８以上の１６ビットプロセッサを必要とする。プロセ
ッサは、単一精度と２重精度動作に対して指数がワード
の上位１６ビット内に含まれる浮動少数点計算の性能を
最大にするために１６ビットである。アレイ配置のソフ
トウェア制御を提供するダイナミック故障許容技術を使
用するような構成である。典型的配置は１６の１６ビッ
トプロセツサ、８つの３２ビットプロセツサ、あるいは
４個の６４ビットプロセツサであるが、１チツプのセル
の任意の数のものが、ワードサイズを増やすために一緒
に動作することができる。

さらに、プロセッサのうちの２つはアドレスを発生させ
るために共同する。これらのアドレスはオンボードメモ
リをアドレスするため、あるいはアレイチップがオフの
データをアドレスするために使用することができる。デ
ータがオフのアレイチップからアドレスされるとき、チ
ップの主メモリバスは、メモリサイクルの継続がオンボ
ードのアレイチップのすべてのセルに対してデータを提
供しなければならない時分割多重型で動作する。

このこの時分割多重化は、すべてのセルに対するデータ
を取出すのに必要な時間を非常に増やし、この様なメモ
リアクセスの数が最少となることはこの様な装置をプロ
グラミングする際の目的となる。

製造上の故障を解決する手段としてチップ上に予備処理
要素を２つ準備することで、チップに経済的に配置され
るプロセッサの数を非常に増やす。

このような方法によってざらに、性能が改善され、多く
のプロセッサが多数のチップに含まれるのではなく、単
一チップに共に配置されることによってシステムのサイ
ズを小さくすることができる。

チップに設ける多数のビンは、チップ上のすべての処理
セルに共通なので、チップ上のメモリの単一の３２ビッ
トプロセツサであれば、現在のチップとして同じ接続を
提供するために各チップのバス接続と命令接続を反復す
る必要がある。そのため、単一のチップよりむしろ同じ
機能の動作をするために約１００個のビンをそれぞれ有
する８個以上のチップが必要である。

それゆえ、本発明のもう１つの目的は、現在のＲＡＭ構
成能力の状況にある程度従うが、１キＯワードの領域で
適ｍのメモリを１それぞれが備える多数の価格の低いプ
ロセッサによって最大性能を提供することである。静的
あるいはダイナミックＲＡＭ構造を使用することができ
る。また、本発明のその他の目的は、ビンの数を最少に
し、パワーと放射された雑音を減少させることである。

これらの目的を達成するために、２：４１ノベルの変換
器が以下で説明される。この２：４レベルの変換器によ
って、装置ビンカウントを減らし、これによってパッケ
ージサイズと価格を低くすることができる。

さらに、この変換器を使用することによって、４個の個
々のバスで信号化する多重方法を行なう２／３／４バス
アーキテクチヤとして構成される技術をは使用すること
ができる。接近して位置されるチップに関係する最少数
のビンに最大重のデータを通過させる手段を提供するよ
うな戦略である。つまり、これは回路板の多様性に依存
するというよりむしろ単一の回路板に使用できる技術で
ある。

申−回路板を使用すると、これら多様なチップは同じウ
ェーハ上にあるが、信号体系は一般的な使用に対するも
のではない構成である。この信号体系は単一ビンに２つ
のデータビットを与える。

ＴＴＬのような通常のインターフェースレベルでは、特
定のビンに与えられる論理Ｏあるいは論理１を有する。

以下で説明される技術では、論理Ｏｏ、ｍ１ｌｏ　１　
、ｂ理１０、ｔ３に、Ｕｍ３１１１１　トイう４つの論
理レベルが単一のビンに与えれる。根本的に、事実上は
ビンに情報を与える２ビットのデジタル・アナログ変換
器があり、同様に、ビンからの情報を受取る２ビットの
アナログ・デジタル変換器がある。アナログ・デジタル
変換器は、アナログ回路を有するというよりむしろ各電
圧レベルに対して１つの多様なパワービンを設けること
によって最少のパワー消費とされるように構成されてい
る。この様なシステムの雑音余裕度は、バックプレイン
雑音に反発しないように接近して位置された環境であれ
ばよい。

４レベルの信号は、同様のチップ間で通信する。

異種のチップと通信するためには、２：４レベルの変換
器バッファチップが必要である。ビンに４つの論理レベ
ルを提供する上でその他には、平均電圧変換は通常のＣ
ＭＯＳチップにおけるようなパワー供給に等しいという
よりむしろ半分のパワー供給であるので、雑音発生が減
少するという特性がある。これはさらに、非常にキャパ
シチブなラインに対して消費されるエネルギーは電圧の
２乗とラインのキャパシタンスの積に比例するから、電
圧振幅を半分にすることによって電力消費は減少し、ラ
インを駆動するのに必要な電力は減少する。

少数の２状態パスあるいは多数の４状態バスが設けられ
るチップには適合するメカニズムが設けられる。さらに
、他のバスより狭い高速入力／出力バス（Ｉｌｏ）は、
２レベルに対して一度に１バイト、あるいは４レベルに
対して一度に１６ビットワードのいずれかとして使用す
ることができるように制御される。これによって、イン
ターフェースレベル対バス帯域幅をトレイドオフするこ
とができ、１秒当りの伝送数が同じになる。

これらバスのクロック速度は、より高いクロック速度に
おいて多重チップ間のクロックスキューが困難であるの
で、クロック速度の２倍で半分のビット数を提供するよ
りむしろ４レベルを提供することによって最少となり、
またクロック速度が高くなるとバスを駆動させるために
必要な電力を非常に増加させる。ざらに、駆動要素の大
きさは、２重周波数クロックが必要とする非常に速い応
答時間を提供するためにより大きくなくてはならない。

従って、動作を改良し、またセルアレイプロセッサを１
！！ｌ単なアーキテクチュアにするために、本発明と共
同する種々の技術が示される。これら技術（１、上記所
望の特性を提供し、価格低下とともに動作を改良するこ
とを可能にすることが以下で説明される。

本発明の１態様は、単一の集積回路チップに処理要素を
設けることである。これら処理要素は、大きさが変化す
るワードを形成し、また機械の実効寿命を長くするため
にプロセッサの寿命期間に故障セルを置換えることで共
同して製造上の故障を解決するためにソフトウェアによ
ってυＩＩＩＩされる。

これらセルは、時間分多重バスを介して外部メモリと通
信する。バスは３２ピツト幅であり、各セルはバスの上
部半分および低部半分の両方に接続される。セルにロー
ドされる配置（ｃｏｎｆ　１ｏｕｒａｔ１０ｎ）ビット
に従って、セルに配置されたビットの重要性によるバス
の上半部あるいは下半分により通信する。この様なセル
はこの様な２０のセルと共に予備部分となる４つのセル
と共に単一チップに配置される場合に、１６ピツトおよ
び２５６ビット間でワードを形成する。

使用される第２の技術を説明するが、これには、オンボ
ードの同じチ・ツブのダイナミックランダムアクセスメ
モリＩＲへ＼１）の実質上のｍを結合する。アレイチッ
プの外部の多重のメモリがアドレスされ、さらに、アド
レスがＤＲＡＭによってオンボードで使用するために発
生されるように、２つの１６ビットセルはアドレス発生
器として共同する。

本発明のさらにその他の態様によれば、処理セルの任意
の収集がそれらが動作しているデータによって応答可能
にしたり不可能にする多様なダイナミックに再構成でき
る１６ビットスライスに集積され使用される技術および
装置が提供される。

目的は、ワードの大きさの収集が限定され、それから処
理要素をデータに従って動作可能にしたり不可能にした
りすることである。以下で説明されるように、この技術
によって、複雑な機能を行なうことかでき、アレイに位
置されるすべてのプロセッサセルを最も効果的に使用す
ることができる。

本発明のざらに別の態様は、各アレイチップが製造試験
の時に、故障要素の位置をプログラムすることができる
ことである。このデータは、故障要素の位置を再決定す
るために試験する必要がないように、システムの初期化
時２間に読み出すことができる。さらに、各チップが故
障要素の異なる収集を有し、これらチップの収集がすべ
てのチップからの故障情報を読み出すために提供される
簡１１な手段でシステムで結合することができるような
技術が提示される。

本発明のざらに別のＢ様は、試験時間を減少させるため
に同時に多重セルを試験することである。

多重セルの出力が共通バスで同時に監視されるようにオ
ンチップ試験論理が提供される。故障要素があると、残
りの要素の試験が同時に進行するようにソフトウェア制
御下でそれら故障要素は除去される。試験時間は実質上
減少し、チップの価格が低下することになる。

本発明のさらに別の態罎では、多重ポートＲＡＭがユニ
ークな構成である。２つの読み出し口と１つの震込み口
を有するメモリは、２つの読み出し口が２つの異なる位
置を読み出すために使用され、それから−斉に単一の位
置に書込むために使用される静的メモリセルから作られ
る。

［実施例］ 第１図には、本発明によるアレイチップが示される。

第１図かられかるように、チップには、符号２２０乃至
２３９で示される小さいダイナミックランダムアクセス
メモリすなわちＤＲＡＭにそれぞれ接続される符号２０
０乃至２１９で示される２０ｇ１の１６ビットプロセツ
サが配置される。プロセッサ２００として示されるよう
な各１６ビットプロセツサは、関連するＤ　ＲＡ　Ｍ　
２２０に接続される。２２０乃至２３９で示されるすべ
てのＤＲＡＭは、行復号器２４０プラス分配された列復
号器によって並列にアドレスされ、１６ビットプロセツ
サによって使用される。

１６個の１６ビットプロセツサは、１伝送において１６
個のＤＲＡＭセルによる１６ビットである全部で２５６
のビットを受取る。この様な伝送のアドレスは、オンチ
ップおよびオフチップ使用に対し３２ビットアドレスを
形成するために共に動作する２つの１６ビットプロセツ
サによって発生される。アドレスを発生させる２つのセ
ルの選択は、ソフトウェア制御によるが、それらの間に
データプロセッサがあってはならない。根本的に、アド
レスレジスタを形成する２つのセルは、２０１および２
０２あるいは２１７および２１８のような連続セルでな
ければならない。しかしながら、故障のあるプロセッサ
はアドレス発生器を形成する２つのセルの間に位置され
ることもある。

従って、プロセッサ２１８に故障があれば、プロセッサ
２１７および２１９は、アドレス発生器に使用すること
ができる。２０１ｉ１の１６ビットプロセツサのうちの
２つは、第１図のブロック図によれば故障であってもよ
く、その場合にもアレイチップは全性能を提供する。性
能の低下したチップは、故障のあるプロセッサが２個よ
り多くなった時に生じる。

第１図にはまた共通バス２５０が示される。共通バス２
５０は３２ビット幅である。これは符号３２で示される
斜線のある線で示される。共通バスは、各１６ビットプ
ロセツサに結合されるだけの全幅を有する。１６ビット
プロセツサは、ワードが下位桁の１６ビットあるいは上
位桁の１６ビットに特別に重要性を有するような構成で
ある時、バス構成が１６ビットプロセツサの組合わせの
故障に対して感知しないように、共通バスの上半部分あ
るいは下半部分には割当てられる。

共通バス２５０は、Ｘ／Ｙバス入力およびＩ／Ｚバス入
力を有する外部バスインターフェース回路２４２に結合
される。両方の入力は３２ビットであり根本的に双方向
入力／出力バスであるバスを介してバスインターフェー
ス２４２に接触する。第１図でわかるように、アドレス
発生器となるように配置された２個の１６ビットプロセ
ツサから来るアドレスは、共通バス２５０を通って行ｔ
Ｉ号器２４０およびＤ　ＲＡ　Ｍ　２２０の場合に入力
Ｃとして示されている分配された列復号器入力Ｃに導か
れる。

この方法で、Ｄ　ＲＡ　Ｍ　２２０乃至２３９は、行復
号器と列復号器によって選択されるアドレスによって同
期的に関連の１６ビットプロセツサにワードを提供する
。オンチップＤＲＡＭはオフボードチップのように集合
体型である。この様な％！ｔ＠では、１３ビットメモリ
アドレスは外部バスインターフェース２４２を介してチ
ップに導かれる。アドレスの下位８ピツトは１１復号器
２４０に流れる。アドレスの上位８ビットは８Ｋ　３２
ごットワードのうち１つを選択するために列復号器を動
作させる。

オフボードチップかられかるような全体的アドレスはオ
ンボードチップにも使用される。

テーブルは、アクティブ１６ビットプロセツサに接続さ
れるＤＲＡＭの中で配分され、１６ビットプロセツサは
ローカルＤＲＡＭに強制されるというよりむしろこのテ
ーブルのいずれかの位置をアクセスする。。しかしなが
ら、この場合、オンボードＤＲＡＭの１６ビットあるい
は３２ビットのみが一度にアクティブであり、プロセッ
サの収集は必要であれば、それぞれがテーブルを順次ア
クセスするように時分割多重型でＷ環される。

命令レシーバ２４３は、外部バスインターフェース２４
２から命令バスを受取る。命令バスは１６ビットプロセ
ツサをυＩＩＩＩする。命令レシーバ２４３は、チップ
に入るように命令バスを捕え、１６ビットプロセツサに
通過されるようにバスをバッファするためにレジスタと
、Ｘ／Ｙバス、Ｉ／Ｚバス、Ｐ　ｕ　（ｐｒｏａｒａｍ
　）　Ｉ　／　Ｏ左、およびＰ（ＩｎＩ１０右に必要な
ビンドライバに対するドライバとレシーバを制御するた
めに命令復号器とからなる。バッファ２４５のセットは
槌々のクロックを受取り、チップが要求するような信号
を制（社）するために設けられる。

外部バスインターフェース２４２は、Ｘ／Ｙバスおよび
Ｉ／Ｚバスの両方を受取り、これら４つのバスのうち１
つを選択し、データを共通バス２５０との間で授受する
。このバスインターフェースは、ＴＴＬあるいは関連バ
ス上の４レベル互換性を提供する能力を有する。Ｈ８（
高速＞Ｉ１０インターフェースｌ　ｎｔｆ　２４１は、
１６ビットプロセツサに高速１　／’　Ｏデータを通信
させる。このｌ−Ｉ　５１１０　　インターフェース２
４１はまた、チップに関連する入力／′出力ビンに伝送
されるデータの但を最大にするために２レベルあるいは
４レベル論理で動作する。パリティがＤＲＡＭによって
データの記憶の保全を証明するために１６ビットプロセ
ッサからローカルＤＲＡＭに通過されるということは重
要である。

試験インターフェースおよびＦ　ＲＯＭ　２４４は、通
常のチップ動作の間バリイテイエラー情報オフチップを
伝達し、システムの初期化の間製造試験データを伝達す
る。

第２図には、アレイチップ論理セルブロックが示される
。論理セルは、チップ上のＤＲＡＭの間に感知しない。

改良されたメモリあるいは論理セルは、技術発達のおか
げで比較的容易に設置される。論理セルの中心部では、
多重ポートＲＡＭ（以下ＭＰＲという）３０１がある。

Ｍ　Ｐ　Ｒ３０１は、セルがアクティブかインアクティ
ブかを選択するためにソフトウェア制御によってロード
される配置（形態）データを記憶する。セルがアクティ
ブでないと、視覚的に現われず、その状態は配置を変化
させることができるということを除いて変化しない。ス
ライス配置あるいはマスクは、セルがメモリアドレス−
を計算するあるいはデータを計惇するために動作するど
うかを決定する。１６ピツトスライスは、３２ピツトア
ドレスの下あるいは上半部分、あるいは３２ビット単−
ｌｉｔ度浮動少数点の下あるいは上半部分の場合のよう
に何を要求されているかを決定する。スライス配置ある
いはマスクは、バスインターフェース３００がセルの１
６ピツトを共通バスのピット１５乃至Ｏとして下半部分
に、あるいはピット３１乃至１６として上半部分に結合
するかどうかを選択する。さらに、マスクはプロセッサ
の直列接続を中断する手段を提供する。

並列プロセッサでは、単一外部制御手段が単一プロセッ
サに通信できるようにプロセッサの収集をしばしば質問
する必要がある。結果を計算する並列プロセッサの副セ
ットが外部共通制御に興味があるような状態で動作が行
われる場合、共通制御には、動作を行なうために次々に
プロセッサを選択する手段が必要である。条件を満たす
第１のブ、ロセッサが発見されるいわゆる“発見メカニ
ズム”が行われる。計算はそのプロセッサで行われる。

プロセッサはそれから、失われる、あるいは条件を満た
す次のプロセッサが発見されるところで解放される。

この様な場合、プロセッサのシーケンスを予め決定する
必要があり、また配置状態はこの目的に提供される。経
路論理装置３０３および使用可能（エネーブル）論理１
置３０４は、この発見／喪失メカニズム、およびプロセ
ッサの収集が動作を計算し、またいくつかの条件を満た
すこれらプロセッサのみが計算を続けるような基本の制
限的動作メカニズムを提供する。

制限的動作の収集に対するネスティング構造を提供する
手段はベクトルＩＦ／ＥＬＳＥ１７１作と呼ばれるが、
これはまた発見／喪失メカニズムに結合する構成である
。さらに、使用可能化論理装置によって決定されるよう
なセルの活動状態は、セルが活動状態であるかあるいは
高速Ｉ１０伝送がなされる場合にのみ、データがローカ
ルＤＲＡＭに書込まれるように、書込み可能ラインのバ
スインターフェースを介してこのセルに接続されるロー
カルメモリに通信される。

ざらに、セルの収集は、任意のサイズのワードを形成す
るために共同するので、重要性の少ないすべてのプロセ
ッサが最も重要なスライスに従属制御されるように、最
も重要なスライスによって駆動される使用可能化論理装
置は、重要性の少ないすべてのプロセッサに活動状態を
通過させる。

開開条件は使用可能（エネーブル）Ｌおよび使用可能Ｒ
信号を介して得られる。

Ｍ　Ｐ　Ｒ３０１は、配置ピットを含むプロセッサ状態
ワード（ＰＳＷ）と状態レジスタを含むのに加えてプロ
グラマが使用できる１５の汎用レジスタを備える。１５
の汎用レジスタとデータを論理セルに出入れするプログ
ラムメモリデータレジスタ（ＰＭＤＲ）は、Ｉバス３０
９の部分であるＲＡおよびＲＷＡラインの４個の下位桁
少ないビットによってアドレスされる。Ｍ　Ｐ　Ｒ３０
１は、命令セットマイクロプログラマによって使用され
る４つの汎用レジスタを備える。Ｍ　Ｐ　Ｒ３０１は、
２つの位置、つまりＲＡあるいは読み出し／１アドレス
入力によって選ばれるＡアドレス、あるいはＲＷＡある
いは読み出し／書込みアドレス入力によって選択される
Ｂアドレスを同時にアクセスすることができる。

これら２つの出力は、Ｉバスからの命令に従ってＡ　Ｌ
　Ｕ　３０２によって一斉に動作され、その結果はＡＬ
Ｕ　　Ｄバス３１０によって同じサイクルで再びＭ　Ｐ
　Ｒ３０１に書込まれる。経路論理装置３０３は、１６
ビットより長いワードを形成するためにブロック内で共
にセルを接続し、またシフトおよび回転のような動作を
行なうためのメカニズムを備える。セルＮの経路論理！
！置は経路Ｌ（左）信号３０８を介して左セル、セル（
Ｎ＋１）の経路論理装置に接続される。

６つの経路し信号、ＡＬＵ　　Ｌ、ＭＱ　　Ｌ、ループ
し、状況し、桁上げし、およびゼロＬがある。

これらＡＬＵ　　Ｌ、ループ上１状況Ｌ１およびＭＱ　
　Ｌの４つはチップを出る。セル（Ｎ−１）に接続する
経路論理装置の右（Ｒ）側には、さらに６つの信号、Ａ
ＬＵ　　Ｒ，ＭＱ　　Ｒ、ループＲ１状況Ｒ１桁上げＲ
１およびゼロＲがある。これらＡＬＵ　　Ｒ，ＭＱ　　
Ｒ，ループＲ１および状況Ｒはチップを出る。使用可能
化論理ｌｉ！３０４からの使用可能化しおよび使用可能
化Ｒ経路信号がある。

チップから出る４つの左および右信号は、異なるチップ
のプロセッサ間で急速にデータをシフトする手段を提供
する。ワードが多重チップを横切って配置されることは
なく、そのため桁上げおよびゼロのような大部分の時間
決定的な信号はチップ境界を越えることはない。８つの
３２ビットワードあるいは４つの６４ビットワード、あ
るいは１つの非常に長い２５６ピツトワードの場合のよ
うに、多数の比較的長いワードを提供するために十分な
数の１６ビットプロセツサが単一チップに設置される。

経路論理表Ｗ３０３はまた、セルが故障しＭＰＲ３０１
のマスクがそれに従って設定される場合に、ＡＬＵ　　
ＬおよびＡＬＵ　　Ｒのような左および右経路が２方向
に互に接続される２方向手段を備える。情報の方向が４
つの経路を流れ、ＡＬＵ。

Ｍ　Ｏ、ループおよび状況が命令に依存し、また命令制
御ｌｌ　ＨＩ！　３０５がその比較的大きいサイズによ
って比較的故障しやすいので、最少の論理は、故障した
場合に経路論理装置３０３を横切って情報の２方向伝送
を容易に行なえるようにする必要がある。

さらに、論理のωを最少にするために、目に見えなくな
るセルに対しても作用できなければならない。システム
が初期化されると、ＭＰＲに直接入るリセットラインは
活動状態であり、そのためマスクビットは、セルが故障
のあるとき使用されるバイパスモードに経路論理装置３
０３を設定するために制御論理装置３０５を介してでは
なく、直接復号される無活動状態を強制するように直接
取除かれる。適切なセルは、それから必要なスライス型
で活動状態に設定される。

使用可能化論理装置３０４はまた、システム初期化の時
に各セルが次々にアドレスされその配置がそれに従って
設定されるように、チップ内のセルの物理的１０（１！
別）を備える。このようにして、物理的アドレスは各セ
ルの使用可能化、論理装置中に形成される。２０セルチ
ツプおよび物理的アドレスに対する復号器の場合のこの
物理的アドレス０−１９は、セル間の唯一の差である。

その他の点ではセルは同一である。

初期化に続いて、プログラマは、配置マスクに沿ってプ
ロセッサ状況ワード（ＰＳＷ）に記憶されている実際の
アドレスによってセルをアドレスする。プログラマはこ
のように、故障のあるセルの位置に対して感知しない。

制御論理装置３０５は、バス３０９に与えられる命令を
復号する手段を提供する。この命令は、各命令の各スラ
イス配置に対する各セルの動作を制御するためにスライ
ス配置マスク３０６に共同して復号される。後述のデー
タの流れを制御するのと同じ方法で、制御論理装置３０
５は、ＰＬＡ、すなわちプログラム可能な論理アレイと
して設置される。

制御Ｉ論理装置３０５は、以下で説明されるように、命
令バス３０９に与えられるような特定の型式の命令に従
ってデータが移動できるように種々のマルチプレクサを
制御する。命令バス３０９は、使用可能化論理装置Ｆ３
０４．経路論叩装置３０３、ＭＰＲ３０１およびバスイ
ンターフェース３００に結合される。バスインターフェ
ース３００は、高速入力／出カバス、ビット３１乃至１
６およびビット１５乃至Ｏとして示され共通バスの上半
部分および下半部分、およびローカルメモリに接続され
る。

バスインターフェース３００は、セルとそのメモリの間
の神々のデータ伝送状態の完全性を確認するためにパリ
ティ発生およびチェック手段を備える。バスインターフ
ェース３００はまた、３２ビット通信の場合に、１６ピ
ツトＤＲＡＭのうちの２つを選択するために、Ｏ乃至１
５の範囲にあるセルの実際の識別値がアドレスの４個の
上位桁ビットと一致するように全体的メモリマツプモー
ドで使用するための列復号器を［希える。

第３図には、各セルに共同し、また第１図で符号２２０
乃至２３９で示されるメモリであるメモリセルブロック
図が示される。ローカルメモリの好ましい実施例は、ビ
ットＤＲＡＭセルにっき１トランジスタの通常のアレイ
からなる。４ワ一ド幅メモリ４０２は、線形行選択出力
４０１に通過される符号４００での線形行選択入力に従
って選択される。

通常の手段を使用すると、予備行と予備列の両方は、各
論理セルに関係するメモリの歩留りを増加させるために
；２けられる。これは、線形行選択の予備ラインおよび
出力４０９での予備列ライン設備として示される。予備
の数は重要ではなく、基本的に装置の価格を最少に押え
るように選択される。

ＤＲＡＭ中の予備行および列の設備は、Ｆ＃造試験の時
に静止選択型で設定される。ＤＲＡＭの行および列のソ
フトウェア配置を提供することは価格面で効果的とは思
われない。読み出し／ＩＩ込み論理装置４０３は、セン
スアンプ、バッファ、および通常のＤ　ＲＡ　Ｍで使用
されるような予備列論理装置を鴎える。４ワ一ド幅バス
は、１６データピツトおよび２つの列選択ビットに従っ
た１パリテイビットの４つのブロックのうち１つを選択
する列選択ビットｊｉ１４０４に通過される。列選択ラ
インに対するラッチもまた設けられる。結果としての１
７のライン、データに対・する１６ビットおよびパリテ
ィに対する１ビットは、論理セルに対するローカルメモ
リバス４０７に通過される。このメモリの′ＩＩＩＪの
総数は、２０セル（（１６デ一タ士１パリティ）Ｘ４＋
１予備）である１３８０に等しい。

読み出し／書込み論理装置４０３、ＤＲＡＭセルアレイ
４０２、および列選択論理装置４０４は、メモリ制御と
して示されたｉ！ｉ１１御ライン４０８の制器下にあり
、読み出しあるいは書込み動作のために設けられ、また
再生を行なう。論理セルからの農込み可能化ライン４０
５は、特定のメモリが情報を記憶するかしないかを決定
する。この濡込み可能化は３つの場合に使用される。第
１は、１６のプロセッサのいくつかのｎ１セツトが活動
状態にあるベクトルの場合、第２は、１つあるいは２つ
のメモリセルが活動状態にある全体的メモリ、の場合、
第３は、高速Ｉ１０データがすべての論理セルのメモリ
にロードされている時である。

明細層末尾に記載した第１表には、たとえば第１図に示
されるようなアレイチップでのビン接続の重要が示され
る。全部で１０５のビンは、６つの範囲に分けられる。

高速Ｉ１０．Ｘ、’Ｙバス、１／Ｚバス、メモリ制御、
プログラムＩ　１０．およびその伯である。これらのビ
ンに関して、高速（）−１／５）Ｉ１０バスは、入力／
出力情報あるいはデータに使用され、以下で説明される
ように２あるいは４レベルで動作することができる８つ
のデータビンを有するということが表に示されている。

これによって、Ｘ／Ｙバスおよび１７／Ｚバスのビンの
ような多くのビンが２あるいは４レベルで動作するとい
うことが示される。この様な動作の特定のモードは、以
下に続いて説明される。

第２表には、アレイによって使用される命令バスピット
が示される。ビットは、８つの範囲に分けられる。読み
出しアドレス、読み出し／書込みアドレス、プロセッサ
使用可能化、直列入力選択、ＯＰコード、外部バスイン
ターフェース制御、論理セルバスインターフェース制御
、および予備命令ビットである。また命令ビットを示す
総数の３２ビットがある。

第３表には、データ経路命令セットの概要が示される。

Ａ十Ｂ、Ａ−Ｂ、ＡあるいはＢのような２つの変数の通
常の基本ブール１１１１数は、ｔＩ）算あるいは割算段
階の場合のように反復固定少数点動作と同様に行われる
。サイズを最少に押え、それによって各プロセッサの歩
留りを最大にし、また可変ワードサイズを提供するため
に、掛韓および割算動作は、１段階として行われ、たと
えば１６×１６マルチブレクサのように並列組合せ論理
を使用するよりむしろ動作を繰返す。

浮動少数点は、同様に、動作のシーケンスとして提供さ
れ、固定費数点命令で立上がる。それに加えてシフトお
よび回転動作の収集が行われる。

これについては後述する。

第４図には、命令バスタイミングの特定の例が示される
。タイミングは、第１図のバッファ２４５によって受取
られるＥＸＥ（外部＞ＡＬＵ　　Ｃ１ｋ（クロック）を
基準にする。この例は、チップの全論理装置を介して単
一命令のタイミング１０に続く。クロックパルスＣ１の
下降端以前の準備時間では、Ｅｘｔ　Ｉバス上の１０は
安定している。

Ｅｘｔｌバスは、外部ＡＬＵクロックの下降端に続く保
持時間に対して安定していなければならない。

チップの内部のクロック位相Ｂは、外部クロックの微か
に遅延したものである。Ｅｘｔ　　Ｉバスは、クロック
パルスＢＯによって受取られ、ラッチされる。りロック
パルスＣ１の下降端に続いて、クロックパルスＢＯも落
ち、そのあとすぐにｔＡの遅延で、クロック位相Ａが生
じる。クロックパルスＡ１は、受取られたＩバスを遅延
させ、それをセルに送る。この点で、チップの内部のタ
イミングは、完全に同期的であり、■バスの受信のすべ
てのランダム性はクロックパルス８０によってサンプル
されるバッファによって取除かれる。クロックパルスＢ
２のＲｍを通るクロックパルスＡ１の始めは、命令実行
の復号位相を表わす。

クロックパルスＢ１の立上り端により、各セルのレジス
タは命令バスを受取り、命令復号に対する命令ＰＬＡあ
るいは多重ポートＲＡＭ読み出し７・１込みおよび読み
出し／聞込みアドレス復号に対するアドレス復号装置の
どちら力りに命令バスを与える。レジスタは、共通論理
からセルへの伝送時間が復号時間に関係せず、クロック
パルスＢ２の発生端で始まるように共通論理装置中では
なく各セルに配置される。

Ｂりロックまた逆ににＣクロックは、ＰＬＡｎ能および
アドレス復号機能がクロックパルスＡ２およびＢ２によ
ってマークされる実行位相に入る以前に行われるように
充分広い。ＰＬＡおよびＭＰＲアドレス復号器の出力は
クロックパルスＡ２の始めでラッチされ、実行位相の最
侵を通って維持される。クロックパルスＡ２の始まりで
は、多重ポートＲＡ　Ｍはアクセスされ、このようにＡ
ＬＵ動作は、状況フリップフロップに基づいて選択され
る。多重ポートＲＡＭの出力およびＡＬＵ動作が選択さ
れると、演算論理的動作が開始する。多重ポートＲＡＭ
からの出力は、パルスＢ２を使用する書込み位相クロッ
クの間ＡＬＵの入力において変化しないようにクロック
パルスＡ２の間安定化される。　　　′ 演算あるいは論理的動作からのデータは、多重ポートＲ
ＡＭの読み出し／ｍｌ込みアドレス位置にラッチされる
時にクロックパルスＢ２のＪｆｉｌＪｔで有効となり、
左および右経路としてのチップからの出力は有効となる
。この時点で、次の命令の実行は、復号位相が１０命令
の実行位相と同時に発生ずるから生じる。

第５図には、共通制１１１Ｉ論理装置のブロック図が示
される。クロック発生器１，００７は、第４図に示され
るようなりロック位相Ａおよびクロック位相Ｂを発生さ
せる。この様なりロック位相を発生さゼる回路は、当業
者には良く知られており、第４図からはつきりするよう
に、第４図に示されるり０ツクパルスを発生させるよう
に動作することのできるマルチバイブレータを含む多数
の回路かあ・る。

ｌバスは回路１００２によってラッチされる。この昧な
回路の各ビットは、ソースあるいはドレイン電極に接続
される１ピツＩ・のｌバスを有し、ゲート電極にクロッ
クパルスＢを供給される電界効果トランジスタ（ＦＥＴ
）から得られる。ＦＥＴは、ゲート電源の適用可能な電
圧を受取って、ソースとドレインとの間の抵抗が低い値
を表わし、逆極性の電圧がゲート電極に供給される時に
これら電極間に非常に高い抵抗を表わすスイッチング装
置である。

モジュール１００２中のＦＥＴの出力電極はインバータ
に接続される。インバータの出力はモジュール１００３
の第２のＦＥＴの入力電極に接続される。

第２のＦＥＴは、ゲート電極にクロック位相Ａを受け、
モジュール１００２と同じ回路からなり、ＦＥＴのゲー
ト電極でクロック位相Ｂを受けるスイッチ１００４にイ
ンバートの出力が接続される。スイッチ１００４の出力
はプログラム可能論理アレイ、すなわち、ｐ　ｌ　Ａ　
１００５に接続され、その出力はりＯツク位相Ａの開動
作する別のスイッチ装置１００６に接続される。

図示されるようにｌバスは１００２によってラッチされ
る。バスは、１００３によって再びラッチされ、それか
らセルに接続される。スイッチ１００４は、セルの遅延
に適合し、Ｐ　Ｌ　Ａ　１００５は、スイッチ１００６
によってラッチされる経路パッドドライバ方向ラインを
提供する。

プログラム可能読み出し専用メモリ（ＰＲＯＭ＞１００
９が示される。このメモリは、チップ試験の時にロード
され、動作システムへのアレイチップの収集の配置のた
めに設けられる。Ｐ　ＲＯＭ　１００９中の記憶の総数
の約２５６ビットのは、規定された範囲のデータ、およ
びいくつかの予備ビットの記憶に十分である。ＰＲＯＭ
１００９は、最も経済的には、レーザあるいは電気的に
プログラムされた通常の８置となっている。ＰＲＯＭ１
００９の内容は、３２の位置の８ビット幅倍として典型
的に構成され、レジスタ１０１０に一度にバイトをロー
ドされ、次のバイトが試験制御論理装置１００８の制御
下で提供される時にシフトされる。

試験制御論理装置１００８は、初期化され、出力シーケ
ンスは、チップ選択信号が真であり、リセットの下降端
が生じる場合に開始する。各７レイチツプは故障のある
セルの異なった組合せを有し、外部１１１Ｂ論理は動作
中のセルを所定の形態に配置できるようにするために、
どのセルが故障があるかを知らなくてはならない。この
ＰＲＯＭ１００９は、レジスタ１０１０および試験制御
論理装置１００８を介してシステムの初期化の時に読み
出され、典型的に次のようなデータを含む。

１、装置の通し番号。

２、製造データコード。

３、部分番号。

４、クロック速度の場合のような変数データ。

５、論理セルおよびメモリセルでの故障があるセル状態
。

６、予備。

第５図の一部には、ＰＲＯＭデータの頭の下で由込まれ
るこの様なデータの簡略化した表が示されている。

ＰＲＯＭ１００９は、Ｃ８が高い間にリセットが落ちる
とき、クロック位相Ｂによってシフトアウトされる。第
４図を参照。パリティエラーバスは、リセットが低く、
シフトがなく、その時バッファ１０１２のプルアップト
ランシタが接続を行なう時には出力を生じる。チップは
、多数の故障がある場合でさえ使用することができる。

たとえば、メモリに重大な故障があれば、オンボードメ
モリなしでのみ使用されるチップを使用することができ
る。この場合、２０のセルのうちの１６のセルはデータ
動作に使用される。その代わりに、アドレス発生器がオ
ンボードＤＲＡＭで必要ではないと、この場合、メモリ
セルのうち１６以上のメモリセルが動作可能であれば、
これらは１６のデータプロセッサによって根本的に使用
することができ、アドレスプロセッサは対応する良好な
メモリセルを持たない論理セルから選んで配置される。

前に示したようにアドレス発生器を備える２つのセルは
、介在する無活動状態のセルが存在しても近接しなけれ
ばならない。第３にありうることは、チップが半分のキ
ャパシティで使用され、８個の１６ビットプロセツサお
よび２飼のアドレス処理セルを提供することが目的の場
合である。この場合、２あるいは４個ではなく総数が１
０の故障セルを有することがある。

第６図には、バス配置が示される。Ａの場合、提供され
るＩバスおよびＹバスが＾速Ｉ１０バス（しばらくの間
無視される）の下のバスのみであるような全ＴＴＬの適
合性を使用する通常の相互接続が示される。

Ｂの場合、媒体相互接続Ａが示される。制御ライン１１
０４は、約１．６５ボルトの論理０１状態であるとする
。この場合、命令バスはＴＴＬに適応したままであり、
一方ＸバスおよびＹバスは４レベル、５状態であり、そ
れぞれが３２データビットおよび２つのパリティビット
を提供する１６本の線と１本のパリティ線とを備える。

Ｃは中間相互接続Ｂの場合であり、制御ラインは、Ｘハ
スを通常の３状態バスにしたまま約３．３ボルトの論理
１０状態によって駆動され、一方ＩバスおよびＺバスが
３２のデータビットおよび２つのパリティビットをそれ
ぞれ提供する１７の線をそれぞれが備える５状態バスで
ある。

Ｄの場合、最大相互接続が示され、１．Ｘ、Ｙ、および
ＺバスはそれぞれＣライン上の約５（４，９５＞ボルト
の論理１ルベルに従って、５レベルに配置される。この
様な最大接続状態は、接続性を最大にし、相互接続で電
力消費を最少にするためにチップの好ましい使用方法で
ある。４レベル論理は、説明されるＢＩＭＵＸＥＳのよ
うな内部論理およよび内部バスが通常の２レベル論理で
あるようにＩ１０ビンに限定される。

第７図の（Ａ）には、２−４レベルの変換品が示される
。図には２レベル−４レベルセレクタ１２００が示され
る。セレクタ１２００は、ＢＯおよびＢ１で表わされる
２つの入力を有する。ＢＯおよびＢ１は、４レベル論理
制御の間使用され、８０（ま、２レベル論理制−の間に
使用される。内部ビット、ＳｏおよびＢ１はＯあるいは
１であり、方向信号の制−下で動作する４レベルセレク
タ１２００の入力に導かれる。これはモジュールの下に
示され、方向信号がＡＮＤゲート１２２０を介して、モ
ジュール１２００に結合され示される出力信号（ＯＵ　
Ｔ　）とＡ／Ｄ変換器１２０５に供給されるＩＮ信号を
提供するインバータ１２１３０入力に供給される。

データは、以下で説明されるように、８０およびＢ１と
、レベルシフタ１２０４との間でいずれかの方向に伝送
される。２レベル−４レベル選択ライン（２Ｌ／４Ｌ）
の制御下では、１２０１．１２０２、および１２０３で
表わされる３つの２方向性素子が次のようにデータを移
動させる。

奇数／′偶数の２レベル動作の偶数に設定するには、ビ
ットＢＯは、２方向性ゲート１２０３および１２０２を
介してレベルシフタ１２０４の２つの入力に通過される
。奇８２／偶数が奇数に設定されると、ビットＢ１は１
２０２および１２１５を介してレベルシック１２０４に
通過される。この様に、レベルシフタ１２０４の２レベ
ル論理８０およびＢ１は、同一である。

４レベル論理ＢＯは、経路素子１２０３を介してレベル
シフタ１２０４のビットＢＯに通過され、内部Ｂ１は経
路素子１２０１を介してレベルシフタ１２０４の８１人
力に通過される。レベルシフタ１２０４に入るデータに
ついてはこれら経路は逆である。

レベルシフタ１２０４からの４レベル動作８０は、ゲー
ト１２０３を介して経路素子１２０３より内部のＳ。

に通過され、レベルシフタ１２０４からの８１は素子１
２０１を介して内部Ｂ１経路素子１２０２に通過される
。

２レベル動作では、外部ビン１２１２での電圧レベルは
、Ｏあるいは５ボルトのような通常のＣＭＯ８信号であ
る。この型の信号は、広く使用され、示されるようにＣ
ＭＯＳシステムで使用される。

４レベルの特定の選択は任意である。簡単にするために
、５ボルトは高レベルの動作電圧であり、４状態は接地
電位と５ボルトとの間に均一の間隔で位置しているとす
る。端子１２１２に流れるデータについては、データは
、小型技術装置用の比較的低いチップの内部の根本的に
異なる動作電圧から出力装置に対して上昇される根本的
に高レベルの動作電圧へ変換するためにレベルシフタ１
２０４に通過する。入力および出力動作電圧が同じであ
れば、レベルシフタ１２０４は必要ではない。

いずれにせよ、レベルシフタは既知の構成部品であり、
従来技術にはこの様なレベルシフト装置の多くの例があ
る。この様、な装置は、異なる型の種々な他のデジタル
論理システムを種々のデジタル論理システムとインター
フェースさせるために規則的に使用される。

レベルシフタ１２０４からの出力は、使用可能状態であ
れば出力ビン１２１２に電圧を与えるデジタル・アナロ
グ変換器Ｄ／Ａの入力に接続される。Ｄ／Ａ変換器は、
使用可能化（エネーブル）　（Ｅ）への入力信号に応じ
て、使用可能あるいは不可能となる。

チップに入るデータについては、Ａ　／　Ｄ変換器１２
０５は、ビン１２１２からの２レベルあるいは４レベル
電圧を受取り、ＢＯおよびＢ１に出力を生じさせる。Ａ
／Ｄ変換器１２０５は、当業者では知られている多くの
方法で構成される。フラッシュ変換器は、当業者では良
く知られているように、急速な動作に対して典望的に使
用することができる。Ａ／Ｄ変換器１２０５の８０およ
びＢ１出力は、使用可能化人力Ｅがデータが受取られる
ことを表わすと活動状態になる。Ａ／Ｄ変換器１２０５
およびＤ／Ａ変換器１２０６の両方への使用可能化入力
は、その入力に方向信号を与えられるゲート１２１３か
ら出力される。いずれにせよ、Ａ／Ｄ変換器１２０５は
、使用可能化入力がデータが受取られることを表わせば
活動状態になるＢＯおよびＢ１出力を生じさせる。

この場合、ＢＯおよびＢ１は、レベルシフタセレクタ１
２０４に接続され、それから２−４レベルセレクタ１２
００を通過され、それから内部バスに接続される。ビン
１２１２に入来する信号の場合の内部バスは進行に従っ
て同じ論理レベルを受取るだろう。

第７図（Ｂ）には、第７図（Ａ）のＤ／Ａ変換器１２０
６のような最少パワーのデジタル・アナログ変換器が示
される。この変換器は、オンチップの電力消費を最少に
するために使用される。最適電圧が、アナログ手段オン
ボードチップを介して電圧を発生させるというよりむし
ろ出力ビンを駆動させるために供給されるために、ビン
の数を少し増やすことが好ましい。

たとえば、接地は通常Ｏボルト、ＶＢＢは１．６５，１
’：ルト、ＶＣＣは３．３ポルでＶＢＢｆ７）２倍、Ｖ
ＤＤは４．９５ポル、トでＶＢＢ＋７）３倍であり、４
．９５ボルトは約５ボルトである。第７図（Ｂ）の復号
器１２０７は、ＢＯおよびＢ１を受取り、使用可能にな
った時は、スイッチ１２０８乃至１２１１として表わさ
れる低電圧ドロップスイッチの１つをターンオンするた
めに４選択から１つを発生させる。これは、ビン１２１
２に接続される出力端子（データアウト）に電圧出力を
生じる。ＯＯ乃至１１出力は、復号器への使用可能化入
力が真でないと、どれも活動状態にはならない。

第７図（Ｃ）には、他の図面でも使用されるような２−
４レベル変換器１２１４に対する記号が示される。前記
に関して、２レベル−４レベルセレクタは、１２０２お
よび１２０３のような複数の２方向性スイツチからなる
。これらスイッチは０ＭＯ８構造あるいは別のＦＥＴ装
置によって構造することができる。２方向性スイツチの
使用し、構造および制御は、良く知られており、前記セ
レクタ回路１２００は根本的に説明されるように動作す
る。

第４表には、第７図の構造によって発生されるようなレ
ベルに対応する２−４レベルバスビンの使用法が示され
る。１あるいは２つのバスとして配置される１組のビン
を使用するためには、表に示されるようなデータビット
を接続する必要がある。そのため、たとえば、２レベル
論理では、ビン１乃至３２はＸＯ乃至Ｘ３１を含み、４
レベル論理に対しては、同じビンがＸおよびＹバスの両
方を含む。表は、１つあるいは２つのバスが単−絹のビ
ンに接続されるようにチップワイアリングの複雑性を最
少にする手段を示す。

たとえば、４レベル論理では、ビン１は、ＸＯおよび×
１の両方を含み、ビン２は以前の２レベル論理の×１を
含んでいたが、今度はＹＯおよびＹｌを含む。それ故、
ビンは１対のビンがＸＯおよびＸｌ、あるいは対Ｘ　（
Ｎ）　／Ｘ　（Ｎ＋１　＞およびＹ　（Ｎ）　／’Ｙ　
（Ｎ＋　１　）の対のどちらかを有するように対で使用
される。Ｉバスと７バスの接続はビン５０乃至８１に示
され、同様の態様で動作する。ここで示したビンの数は
一例であり、特定のビンの数は任意であるが、ビンのベ
アリングは非常に重要である。

第８図は、外部バスインターフェースを示す。

第１２Ｗ（Ａ＞の２ヒ′ツトセルは、バスインターフェ
ース論理装置を形成するために１６回繰返される。１４
００乃至１４０３で表わされる４つの２−４レベル変換
器は、４つのＩ１０ビン１４０７乃至１４１０に接続す
る。これらＩ１０ビンは２つのグループに分けられる。

すなわち、Ｘ／Ｙ対１４０７および１４０８と、［／Ｚ
対１４０９および１４１０である。Ｘ／Ｙ対は２モード
で使用される。２レベルモードでは、Ｘが運ばれ、その
場合、ビン１４０１はビットＸ（Ｎ）を運び、ビン１４
０８はビットＸ（Ｎ＋１）を運ぶ。

４レベルモードでは、ビン１４０７はＸ　（Ｎ）および
Ｘ（Ｎ＋１＞の両方を運び、ビン１４０８はビットＹ（
Ｎ）およびＹ（Ｎ＋１）を提供するＹバスとして動作す
る。

１／Ｚ対は同様に動作する。２レベルの場合、ビン１４
０９はビットＩ　（Ｎ＞を運び、ビン１４１０はビット
Ｉ（Ｎ＋１）を運ぶ。２レベルあるいは４レベルの選択
は、バス配置信号を受取る第５図のＡ／Ｄ変換器１０１
３によってなされる。バス配置信号は、２−４レベル変
換器１４００乃至１４０１によって受取られる信号Ｘ／
Ｙ４Ｌ、および２−４レベル変換器１４０２乃至１４０
３によって受取られるＩ／Ｚ４Ｌを生じさせる。

Ｘ、Ｙ、Ｚ、Ｉのような４つのバスは２方向性トランシ
ーバ１４０４および１４０５を介して共通バスに多重化
される。

４レベルの場合には８０の４つの源があるので、２方向
性トランシーバ１４０４はこれらバスのそれぞれから８
０を受取るために４つの入力を有する。

これら信号は次に共通バスビットＮになる。４つの信号
のうちのどれが共通バスに通過されるかということは、
共通論理装置からの４つの信号ＸＩＮ、Ｙ　　ＩＮ、Ｚ
　　ＩＮ、＃よびｌ　　ＩＮによって選択される。同様
に、選択されるＢ１の４つの源がある。

Ｉバスは単一方向性である。２−４レベル変換器１４０
２である１バスビットＮの単−源がある。しかしながら
、外部Ｉバスが２レベルにあるのかあるは４レベルモー
ドにあるのかによって■バスビット２の２つの源が存在
する。マルチプレクサ１４０６は、そのためＩバスＢ　
（Ｎ＋１　）　ＬＯ（レベルゼロ、各セルでざらにバッ
ファされる）に通過させるためにｌ／Ｚ４Ｌ信号が適切
な電源を選択する２−４レベル変換器１４０２および１
４０３の両方から出力を受取る。

共通バスから２−４レベル変換ｆｉ　１４００を介する
トランシーバ１４０４への伝送およびビンＸ／Ｙ（Ｎ）
１４０７への伝送のように、チップの内側からチップの
外側への信号の伝送は、以下のように生じる。

活動状態の出力は、入力信号がどれも活動状態ではない
間、Ｘアウト、Ｙアウト、Ｚアウト、およびＩアウトの
うちの１つによって選択される。偶数のビットが２−４
レベル変換器１４００のビットＯ入力を介して共通バス
からビンに伝送され、共通バス８（Ｎ＋１）のような−
奇数番のビットは、トランシーバ１４０５を介して通過
し、２−４レベル変換器１４０１のビット１人力によっ
て受取られ、その場合、Ｘ／Ｙバスは２レベルモードで
動作している。２．−４レベル変換器の奇数および偶数
によって、端部ビンと内部ビンとの間に規則的接続が行
われる。

バス多重化および相互接続最少のこの規則的２ごットセ
ルはチップのバスの多礒性の配置を助長する。４つのＩ
１０ビン１４０７乃至１４１０は、互いに隣接し、チッ
プの周囲の４つのブロック中に同じものが設けられる。

プルアップトランジスタ１４２０および１４２１は装置
の試験アップ製造の間使用される。それらは後に説明さ
れるように外部バスインターフェース制御命令に応答し
てＰ　Ｌ　Ａ　１４２２によってターンオンされる。チ
ップの試験時間を減らし、それによって価格を低くする
ために、すべてのセルはそれらを同じ状態に初期化し、
それらの出力を証明するために共通バスを使用すること
によって同時に試験される。この場合、セルは活動状態
のプルダウントランドスタで共通バスを駆動し、テスタ
ーは外部バスの１つを介して共通バスを監視する。故障
セルを表わして予想しないような結果が生じると、試験
では、故障セルの位置が決定されるまで次々に各セルに
質問が行われる。その時点で、セルはクーンオフされ、
残りのセルの同時的試験アップが再び開始する。

Ｐ　Ｌ　Ａ　１４２２は末尾の第１０表で説明されるよ
うなバッファ制御信号を発生させる。

バッファ１４２４は、チップが外部バスを駆動している
かどうかを決定するために外部論理装置によって使用さ
れるチップの活動状態バスを再調査する。

第９図は、高速Ｉ１０インターフェースのブロック図を
示し、２−４レベル変換器のもう１つの使用法を表わす
。この場合、１５２２乃至１’５２９で示される８つの
ビンの中−セットは高速Ｉ１０バスを受取る。第８図の
ＸおよびＹのようなビンの同じセットを共用し、２つの
広範なバスの可能性を提供するというよりむしろ、この
回路によって、データは一度に４レベルモードの１６ビ
ットを、あるいは２レベルモードの連続した低いバイト
および高いバイトを一度に伝送される。

ビンのビット割当ては、次の通りである。４レベルモー
ドでは、ビン１５２２はビット０および１を受取り、ビ
ン１５２３はビット２および３を受取るというように以
下同様に、ビットの連続対が連続ビンによって受取られ
る。２レベルモードでは、１つのビンは次々に、下位桁
のバイトが伝送される場合にビン１５２２がビットＯを
受取り、ビン１５２３がビット１を受取るように連続的
により高いビットを受取る。最上桁バイトが伝送される
場合、ビン１５２２はビット８を有し、ビン１５２３は
ビット９を有し、そのように続いてゆく。

Ａ／Ｄ変換器１５００はＨ８ｌ１０モードで４レベル信
号であるＩ１０選択信号を受取る。信号は、動作の３モ
ードを選択する。２レベル動作では、このビンは、ビン
の論理００である低いバイト、あるいはビンの最も高い
論理レベル１１である高いバイトを選択する。４レベル
、１６ビット動作では、ビンは中間値を有する。Ａ／Ｄ
変換器１５００の状態は、信号２Ｌの高いバイト、２Ｌ
の低いバイト、および４レベルＨ８Ｉｌｏを提供するゲ
ート１５０１乃至１５０３によって復号される。チップ
がＨ８Ｉｌｏからデータを受取る４レベル動作では、デ
ータビン動作は次の通りである。２−４レベル変換器１
５０４乃至１５０９．１５１０．１５２０．１５１４．
１５１５．１５１８．１５１９、および１５２０は、８
０およびＢ１出力の両方を活動状態にする。マルチプレ
クサ１５０５はビン１５２２乃至１５２５に関連する２
−４レベル変換器からの８つの出力を受取り、これらは
Ｈ８１１０データバスビット０乃至７へのＨ８Ｉｌｏ　
　ＩＮ信号の制御下でバッファ　１５０６を通過される
。マルチプレクサ１５１６は、ビン１５２６乃至１５２
９に関連する８ビットをバッファ１５１７を介してＨ８
１１０データバスごット８乃至１５に通過さぜる。逆に
、チップからビンへのデータの伝送については、マルチ
プレクサ１５１１はＨ８Ｉ１０データバスＢＯ乃至Ｂ７
からの８ビットを受取り、それらを２−４レベル変換器
１５０４．１５０９．１５１０、および１５１４に通過
させる。Ｈ８Ｉ１０データバスビット８乃至１５は、バ
ッファ１５１３を介して４つの最も重要な変換器１５１
５．１５１８．１５１９、および１５２０に通過される
。

２レベル動作では、最小桁バイトがまず転送される。８
ビットは、８つの２−４レベル変換器から取除かれ、Ｈ
８Ｉｌｏの低いバイトが伝送され、Ｉ１０クロックがＥ
ｘｔ　　Ａｌ−ＬＩ　　ＣＬＫで説明したようにオーバ
ーラツプしていないクロックを発生させるＣＬＫ発生器
１５３０によって受取られる時活動状態となるＡＮＤゲ
ート１５０８の制御下でラッチ１５０７に記憶される。

高いバイトが伝送される時、マルチプレクサ１５１６は
、２−４レベル変換器から８ビットを受取り、それらの
ビットをＨ８Ｉ１０データバスビット８乃至１５に通過
させ、一方ラッチ１５０１はマルチプレクサ１５０５が
Ｈ８Ｉ１０データバスビットＯ乃至７に使用可能になる
ようにする。２レベルモードでの伝送については、最小
桁のバイトがマルチプレクサ１５１１を介さずに８つの
ビンに直接通過され、ラッチ１５１２は）Ｉｓ　　Ｉ１
０データバスＢ８乃至１５からの最上術ビットの状態を
記憶する。

高いバイトが伝送されると、ラッチ１５１２は通過され
る。

第１０Ａ図は、ＲＡＭ行アドレス論理ｇｉＷ１のブロッ
ク図である。この場合ＲＡＭアドレスは１０ビット幅と
して示され、数は任意であるが、１セ゛ルにつき１，０
２４位置が提供されると仮定する。

このアドレスはＭＵＸ／ラッチ１７０２に入る。共通バ
スビットＯ乃至７から入る各ＲＡＭ行アドレスビットは
、復号器１７０４に通過される。復号器１７０４および
予備行選択ブロック１１０５は、ＤＲＡＭ設計技術では
良く知られており、ＤＲＡＭアレイの２５６の行プラス
予備の行の中から１つを選択するために動作する。

予備行セレクタ１７０５は、ＴｌＪ造選択自由の故障行
が削除されるように比較的少ない予備行が提供されると
仮定する。

回復（リフレッシュ）を助長するために計数器１７０１
が設けられる。計数器１７０１の出力は回復動作の間Ｒ
ＡＭ行アドレスに代わってＭＵＸ／ラッチ１７０２を通
過される。メモリυｌｌａラインの＄１１１１下にある
制御論理装置１７００はＭ　Ｕ　Ｘ　／′ラッチ１７０
２を介してデータを通過させ、回復動作のために計数器
の計数値を増加させる。

第１０Ｂ図には、ＭｔＪＸ／ラッチの詳細が説明される
。アドレスビットは、アドレスストローブがあれば、通
過素子１７０６を通過する。インバータ１７０８への入
力に記憶される状態は反転されたラッチ出力を発生させ
る。この場合の復号器１７０４は反転レベルを動作オフ
にするが、これは一般的説明とは無関係である。

代わりに、計数器出力は計数器ストローブの制御下で素
子１７０７を介して通過し、通過素子１７０７あるいは
１７０６がどれも真ではない期間はインバータ１１０８
への入力に記憶される。

第１１図には、論理セル制御論理装置のブロック図が示
される。共通論理装置からのＩバスト２は、Ｉバス上３
を生じさせるために通過トランジスタ２０００およびイ
ンバータ２００１によって代表されるラッチによって受
取られる。ｌバス上３は、第１８図の多重ポートＲＡＭ
アドレス復号器、およびスライス配置マスクおよびｏＰ
コードピットを受取るＰ　Ｌ　Ａ　２００４に向かう。

第５表に示されるようなＰＬＡの多くの出力は、ＰＬＡ
バスを生じさせるために通過トランジスタ２００５およ
びインバータ２００６によって代表されるラッチ手段に
よりラッチされる。ＰＬＡバスの８つのビットは、状況
フリップフロップの制御下でＡＬｔＪ　　ＯＰを生じさ
せるためにマルチプレクサ２００７に伝送される。

簡単なプール動作のようにこの状況フリップフロップに
感知しない命令に対して、状況フリップフロップは感応
せず、その場合マルチプレクサ２００７への入力が４つ
の同一ビットを２セット備えている。状況フリップフロ
ップが重要であれば、入力０は状況フリップフロップが
為の状態を有し、入力１は状況フリップフロップが真の
状態を有する。

Ａ　Ｌ　Ｕ　　ＯＰ　Ｇ、ｔ、第２図（７）ＡＬＬＪ３
０２ニ向かう。

いくつかの１バスＬ３ビットはＯＰコードも多重ポート
ＲＡＭアドレスも含んでおらず、ＰＬＡ２００４および
ＭＰＲアドレス復号器を通過するこれらビットと同じ歯
にだけ遅′延されるよ）に通過トランジスタ２００２お
よびインバータ２００３からなるラッチを介して通過す
る。

第１２図は、プロセッサ使用可能化論理ｖ装置を示す。

Ｐ　Ｌ　Ａ　２２００は桁上げ、負、ゼロ、およびオー
バーフロービット（Ｃ，Ｎ、Ｚ、○）を運ぶ状況レジス
タパス、および読み出しアドレスの４つの最小桁受ない
ビットを受取るＩバス上４を受ける。このＰ　Ｌ　Ａ　
２２００は、条件選択ビットが状況レジスタビットによ
って限定される１６の条件のうちいずれか１つを選択す
るために使用され、単一ビットＶＩＥ出力を生じさせる
。条件が真であると、ＶＩＥレジスタがＡＬＵゼロ論理
装置によって検出されるようなすべてのゼロを含む時に
ＶＩＥ論理装置がプロセッサの活動状態を持続するので
、ＶＩＥ出力は誤りである。

ＶＩＥアウト信号は、第２２図で説明されるようにＡＬ
Ｕ経路ＭＵＸＥＳ中のマルチプレクサ５３０９によって
受取られる。比較器２２０１は、実際のセル選択マスク
を運ぶ４つの状況レジスタバスビットに対してＲＡの最
小桁の４つのビットに合う実際のセル選択信号を生じさ
せる。この信号は層込み可能化論理Ｈｆｌによるような
種々のものに使用される。Ｐ　Ｌ　Ａ　２２０２は、５
つのＲＡ！：′ットを受取り、書込み可能化論理装置に
よっても使用される物理的セル選択信号を生じさせる。

このＰＬＡ２２０２は、セルによって異なる唯一の回路
であり、一番右のセルがゼロとして復合され、１．２．
３と続く線形セルを生じさせる。この関数は、特定のセ
ルが特定のスライスに形成配置されるように再配置命令
を使用するチップ初期化のために使用される。

Ｐ　Ｌ　Ａ　２２０３は、プロセッサ使用可能信号を生
じさせる。セルのローカルメモリおよびＭＰＲへの１込
みを１ｄｌｌ［ｌする。真の表は図に示される。

第１３図には論理セルバスインターフェースのブロック
図が示される。この論理装置は３２ビット共通バス、１
６ｔ：′ットローカルメモリバス、および１６ビット高
速Ｉ１０データバスにセルを接続させる。セルメモリバ
ス３００５は、ＰＭＤＲ交代Ｉ１０バスであり、トラン
シーバ３００３を介して共通バスビット３１乃至１６に
、あるいはトランシーバ３００２を介して共通バスビッ
ト１５乃至Ｏ１，：接続される。どのトランシーバを使
用するかは、ＰＬＡバスで反射されるような水平マスク
の制御下でバス制御３００４によって選択される。３２
ビットワード中のビットＯ乃至１５のような偶数スライ
スは、トランシーバ３００２を介して共通バスの最小桁
の１６のビットに接続される。ビット１６乃至３１のよ
うな奇数スライスは、トランシーバ３００３を介して共
通バスビット３１乃至１６に接続される。１６ビットの
偶数スライスＭＩＬＥは、共通バスビット１５乃至Ｏに
接続し、ＭＩＬＯのような１５ビットの奇数スライスは
共通バスビット３１乃至１６に接続する。

０−カルメモリデータは、トランシーバ３００１を介し
てバス３００５に接続される。ローカルメモリから受取
られるデータは、パリティ発生器／チェッカー３０００
によってパリティのチェックを行なう。

パリティエラーが検出されると、セルパリティエラー信
号が主張され、第１７図に示される保留パリティエラー
フリップフロップによって捕えられる。パリティ発生器
チェッカーは、奇数パリティのチェックを行なうために
排他的ＯＲゲートのツリーを有するような通常の構成で
ある。トランシーバ３００８を介する高速Ｉ１０データ
バスへのインターフェースは２重バッファされる。レジ
スタＩ　Ｍ　Ｄ　ＲＡ　３００６およびＩ　Ｍ　Ｄ　Ｒ
Ｂ　３００７はＩ１０制御装置３００９の制御下にある
。

２重バッファによって、Ｉ１０データの１ベクトルの受
取りが可能となり、以前のベクトルはローカルメモリに
送られる、あるいはそれから受取られる。さらに、Ｉ　
／　ＯＭ　Ｄ　Ｒ３００６および３００７はＰＭＤＲ交
代Ｉ１０バス３００５にアクセスし、それは共通バスに
接続されるので、データが共用されたバス（時分割多重
化）に関係する時、データは外部メモリからこれらレジ
スタにロードされる。

バス制御装置３００フエアの機能は、第１２表に示すレ
ル。Ｉ　１０ｉｌｌｌｌｌ装置ｔ３００９ノＨＩＧ、ｔ
ｌｌ　１１　表に示される。

バッファ３０２０は、ＰＭＤＲを避けて、バッファ３０
０２．３００３を介してＡＬＵ　　Ｄバスを共通バスに
直接通過させるために使用される。これは単一サイクル
でアドレスがアドレスセルによって計算され、新しいア
ドレスおよび列アドレスレジスタに記憶されるローカル
メモリに通過されるアドレス動作で有用である。

外部メモリは、Ｘ、Ｙ、あるいはＺバスのいずれかに接
続され、アドレス発生器を形成するために共同する２つ
のセルによってアドレスが行われる。

第１４図には、多重ボ〜）−ＲＡＭのブロック図が示さ
れる。■バス上３は、復号器４００１および４０００に
よって受取られる。読み出しアドレス（ＲＡ）は、４０
２０における２２の選択Ａラインを生じさせるＲＡ復号
器４００１によって受取られる。

読み出し／Ｉ込みアドレス（ＲＷＡ）は、４０２１にお
ける２２の選択Ｂラインを生じさせるＲＷＡＩ号器４０
００によって復号される。これらラインは、Ｐ　Ｍ　Ｄ
　Ｒ４００２、ｐ　ＳＷ　４００４、Ｍ　Ｑ　４００６
および汎用レジスタ４０３０に受取られる。

選択Ａラインは、ＩＮＴ　　ＭＰＲＡバス４００８を駆
動するために２２の位置の１つである単−行のメモリを
選択する。選択Ｂラインは、ＩＮＴＭＰＲＢバス４００
９を駆動するために２２行のうちの１行を選択する。位
置はＭＰＲＡ出力４０１３を生じさせるために反転ラッ
チ４０１０によってラッチされ、読み出し／Ｉ込み位置
は４０１６でＭＰＲＢを生じさせるために反転ラッチ４
０１４によってラッチされる。

各反転逆ラッチは、ラッチ４０１４の場合のように通過
トランジスタ４０１１とインバータ４０１２とからなる
。サイクルの後半の間データはＡＮＤゲート４０１９の
制御下でバッファ４０１８および反転バッファ４０１７
によって修正されるので、ラッチ４０１４は、クロック
位相Ａの制御下でサイクルの初期にデータをラッチする
。

後述するようにメモリに対する記憶セルは、真と偽の入
力を両方必要とし、真と偽の出力を反転して出力してい
る静止状態である。インバータ４０１５は、ラッチ４０
１４の出力が真であるように４００９の真の出力を補償
する。ＰＭＯＲは、ＰＭＯＲＡＬＴ　（交代）Ｉ１０信
号を有し、各ビットは、読み出しアドレスおよび読み出
し／書込みアドレスの１ＩｌｌＩｌ下での動作に加え、
４００３のようなインバータを使用する。同様に、ＰＳ
Ｗは、１込みのためのインバータ４００５によって受取
られるＰＳＷＡＬＴ　　Ｉｌｏを有する。

ＭＱは外部入力を有し、ＭＱ　　ＡＬＴ　　Ｉｌｏは書
込みのためにインバーｆ４００７を使用する。さらに、
ＰＳＷは、スライス配置ビットが初期化時間で無活動状
態であるように直接リセットされる。

第１５Ａ図は、交代入力が使用されない場合のＭＰＲに
属する静止メモリセルの図である。第１５Ａ図は、１５
の汎用レジスタおよび４つのシステム汎用レジスタを表
わす。通常の６つのトランジスタ静止メモリセル構成は
、電力消費を最少にし、クロックレス記憶を提供するた
めに使用される。１対のクロス接続インバータ４１０１
および４１０２が基本セルを構成する。

インバータ４１０２は、Ｑあ、るいは、真の出力を提供
し、インバータ４１０１はＱバーあるいは偽の出力を提
供する。これら各インバータのプルアップは、セルにデ
ータを書込むために出力が比較的低いインピーダンスの
直列入力トランジスタ４１００および４１０３によって
プルダウンされるように中間インピーダンスである。ラ
イン４１０４におけるデータおよびライン４１０５にお
けるデータパーが書込みのためにセルに与えられ、この
様なＭＰＲには２つの異なる出力が必要なのでＭＰＲを
構成する理想的手段を提供しなければならない。そのた
め、クロック位相Ａの間、４１０４のようなラインの１
つは、ＭＰＲＢ出力を提供するために読み出し／書込み
アドレス復号器とともに使用され、信号ライン４１０５
はＭＰＲＡを提供するために読み出し／アドレス復号器
とともに使用される。これら出力は、クロック位相Ａの
間ラッチに記憶される。クロック位相Ｂの間、２つの信
号ライン４１０４および４１０５は、データおよびデー
タパーを選択されたセルに１込むために読み出し／！！
込みアドレスおよびクロック位相Ｂとともに使用される
。２つのラインが出力のために使用され、第３のライン
がＭＰＲの構成に必要なメモリ復号論理装置の量をざら
に増やす入力のために使用される弛の構成とは対照的に
、この様にたった２つの信号がＭＰＲｅｌみ出しまた書
込むために必要となる。

通過トランジスタ４１００および４１０３は、論理ゼロ
がセルに通過されるように４１００および４１０２のプ
ルアップトランジスタに比較して比較的低いインピーダ
ンスである。

第１５８図は、ＭＱレジスタ、ＰＳＷレジスタ、および
ＰＭＤＲとともに使用する典型的記憶ビット装置を示す
。これら３つの場合、レジスタは読み出しアドレスおよ
び読み出し／書込みアドレスによってアクセスできなけ
ればならないだけでなく、他の位置がＭＰＲでアクセス
される間に付加的入力も受取られなければならない。基
本記憶セルは、ＭＰＲＡバーおよびライン４１１８およ
び４１１９のＭＰＲＢバスに接続する通過トランジスタ
４１１３および４１１４にクロス結合されるインバータ
４１１０および４１１１からなる。

さらに、トランジスタ４１１２およびリセット信号４１
２０による直接リセットは、無活動状態のスライスに対
してＯに設定されなければならない配列ピットを含むプ
ロセッサ状況ワードのみを使用して行われる。この様に
セルが互いに干渉しないように、リセット信号はすべて
のセルをすべてのバスから遮断する無活動状態にする。

ごットセルへの交代入力は、ＡＬＴ　　Ｉ１０八力４１
２３によってトランジスタ４１１５および４１１６を介
して与えられる。

フリップフロツブ動作は、ＡＬＴストローブライン４１
２２および４１２１が共に主張される時に信号ビン４１
２３からのデータがセルに書込まれるようにインバータ
４１１７とともに行われる。データがセルから出てＡＬ
Ｔ　　Ｉ１０ライン４２１３に流れるように４１２２を
付勢することによって非破壊的にセルの読み出しが行わ
れる。

これは、セルに向かうワイアの数を最少にする、つまり
、入力へのワイアが１つであり、出力には別のワイアが
あるというのではなく、２方向バスのために１つのワイ
アがあるだけである。この愼に第１５Ａ図および第１５
Ｂ図の両方の場合、２つの異なる位置からの出力を得る
か、あるいは第１５Ａ図の場合には両方のラインを使用
した単一位置に、あるいは第１５Ｂ図の場合のように多
数の位置の代わりに特定の位置にデータを送り受取るた
めに単一ラインを使用して書込むことができるようにセ
ルに向かうワイアの対が使用される。

第１６図はＩＭＤＲの構成を示す。静止フリップフロッ
プはインバータ４１３６および４１３７からなる。

データは２つの源ＰＭＤＲＡｆｔ　　　およびＨ８１１
０データによって入力あるいは読み出される。命令シー
ケンサは一度に単一の書込み動作だけが行われることを
保証しなければならない。第１１表は、読み出し／ｌ込
みトランジスタ４１３２および４１３５、また書込みト
ランジスタ４１３１および４１３４をＩＩＩｙＡする機
能を示している。

第６Ａ表には、プロセッサ状況ワードピットの使用法の
表が示される。状況レジスタは５つのピットを占有する
。最上桁ＡＬＬＪスラ′イスの最上桁ビット中のＡＬＵ
からの桁上げ出力を典型的に記憶する桁上げフリップ７
０ツブがある。負の７リツプフロツプは、スライスのＡ
ＬｔＪ出力の最上桁ピットを記憶する。ゼロフリップ７
０ツブは、計算された結果がゼロであるか否かを決定す
る。オーバーフローフリップフロップは、最上桁スライ
スの最上桁ピットからのオーバーフロー出力を受取る。

ｔｉ留オーバーフローフリップ７０ツブは、ＯＲそれ自
身およびスライスの最上桁ビットからのオーバーフロー
出力を記憶する。桁上げ、負、ゼロ、およびオーバーフ
ローフリップフロップは、演算命令ごとに変化されるが
、保留オーバーフロー７リツプフロツブはソフトウェア
制御によってピットをゼロでロードすることによっての
みクリアされ、その場合、計算のシーケンスが行われ、
保留オーバーフローフリップ７０ツブは、各命令の後の
オーバーフローフリップフロップをチェックしなければ
ならないというよりむしろオーバーフローされた出力を
それらのうらのいずれかが有しているかどうか質問され
る。

これら５つの状況ピットは、ワードの最上桁スライスで
のみ有効である。それらは、その点までのワードのスラ
イスを横切って計算された結果を記憶するすべてのスラ
イスで発生され、そのため無視されるべきである。４ビ
ットの実際のセルの識別値は、アプリケーションプログ
ラムが１６の活動状態のデータプロセッサのいずれか１
つと直接通信できるようにシステムの初期化で配置マス
クに沿ってロードされる。チップの２つの１６ビットプ
ロセツサからなる串−の３２ピットアドレス発生器があ
るだけなので、アドレスセルが通信されるようなチップ
内にはあいまいさはない。４つの配置マスクの状態が次
の図に関して説明される。

ざらに、ベクトルＩＦ／ＥＬＳＥ論理によって制御され
るプロセッサ使用可能化ビットがある。

このビットが真であれば、ベクトルｌ　Ｆ／Ｅ　ＬＳＥ
！理装置に関連する記憶はこのビットの状態に関係なく
更新されるが、セルの記憶は命令の間に更新される。デ
ータがパリティエラーを含むセルによって受取られる時
ならば、保留パリティエラービットは設定され、このビ
ットはＯＲその自身であり、また一度設定されたパリテ
ィエラービットであり、プログラムあるいはＰＳＷをロ
ードすることによってクリアとなるまで積まれたままで
いる。保留パリティエラーピットが設定されると、チッ
プの出力にパリティエラーフラッグが設定される。

第６Ｂ表は、スライス型式および共通バスへのそれらの
割当ての表である。１１のデータマスクと２つのアドレ
スマスク状態がある。実際のセルＩＤ、配列マスク、お
よびプロセッサ使用可能化ワードのプロセッサ使用可能
化ビットは、プロセッサの活動状態と無関係に修正され
るようにプロセッサ使用可能化の状態から独立している
。配置状態の使用法は以下の通りである。

１、無活動状態のスライス−配置マスクの初期状態は無
活動状態である。この状態は、チップにリセット入力を
与える結果として設定され、プロセッサセルは第１図の
共通バス２５０からの接続を解き、経路の情報の水平フ
ローが見えなくなるようにする　（第２図の３０８．３
０７．３１１、および３１２）。

２、データの最小桁スライス／最小桁プロセッサーＤＬ
ＳＳ／ＬＳＰ状態は、ワードが固定少数点あるいは浮動
少数点のどちらの演綽で使用されるかに関係なく、ワー
ドのビットゼＯをスライスが備えるように配置する。さ
らに、プロセッサは発見動作を開始するために状況経路
をブレイクする。

３、データの最小桁スライス（ＤＬＳＳ）−Ｄｌ−８Ｓ
状態は、ワードが固定少数点あるいは浮動少数点のどち
らの演篩で使用するかに関係なく、ワードのビットゼロ
をスライスが備えるように配置する。ざらに、プロセッ
サは発見動作を開始するために状況経路をブレイクする
。ＤＩＳＳＯスライスは、３２ビットより大きいワード
に対する３２乃至４７のようなビットを含む。中間桁の
スライスの奇数および偶数状態の任意の数のものが最小
桁スライスと最上桁なスライスの間に配置される。

４、最大桁中間桁−最小桁奇数／ｉ’ｌ小桁プ日桁プロ
セッサスライスＩ　ＬＯ，／ＬＳＰ）−Ｍ　Ｉ　ＬＯ／
ＬＳＰ状態は、ワードの最大桁、中間桁、および最小桁
部分を含む１６ビットプロセツサを提供する。共通バス
ビット１６乃至３１が使用される。

さらに、プロセッサは発見動作を開始するため、に状況
経路をブレイクする。

５、最大桁−中間桁−最小桁偶数／最小桁プロセッサス
ライス（Ｍ　Ｉ　ＬＥ／ＬＳＰ）−この状態は、ワード
の最大桁、中間桁、および最小桁部分を含む１６ビット
プロセツサを提供し、共通バスビットゼロ乃至１５が使
用される。さらに、プロセッサは発売動作を開始するた
めに状況経路をブレイクする。

６、最大桁−中間桁／最小桁奇数スライス（Ｍ［ＬＯ）
−この状態は、ワードの最大桁、中間桁、および最小桁
部分を含む１６ビットプロセツサを提供する。共通バス
ビット１６乃至３１が使用される。

７、最大桁／中間桁／最小桁偶数スライス（ＭＩＬＥ）
−この状態は、ワードの最大桁、中間桁、および最小桁
部分を含む１６ビットプロセツサを提供する。共通バス
ビットゼロ乃至１５が使用される。

８、データ中間桁スライス奇１（ＤＩＳＳＯ）−ｏｔｓ
ｓｏスライスは、３２ビットより大きいワードのために
３２乃至４７のようなこれらビットを含む。固定少数点
および浮動少数点動作が支持される。

９、データ中間桁スライス偶数（ＤＩＳＳＥ）−ＤＩＳ
ＳＥは、３２ビットより大きいワードのために４８乃至
６３のようなこれらビットを含む。

中間桁スライス奇数／偶数状態の任意数のものが、デー
タの最小桁スライスおよびデータの最大桁スライスに配
置される。固定少数点および浮動少数点動作が支持され
る。

１０、データ最大桁スライス単一精度浮動少数点（ＤＭ
ＳＳ／′ＳＰＦＰ）−ＤＭＳＳ／５ＰＦＰスライスは、
固定動作のための最大桁スライス、および単一の少数点
浮動動作のための最大桁スライスを提供する。８ビット
指数および２３ビット仮数を有する単一ワードがあるＩ
ＥＥＥコンベンションに記載される形態に対する串−精
度浮動少数点である。

１１、最大桁スライス固定および２重精度浮動（ＭＳＳ
／ＤＰＦＰ）−ＭＳＳ／ＤＰＦＰ状態は、固定少数点に
対する最大桁スライス、あるいは２重精度の浮動少数点
に対する最大桁スライスを提供する。２重精度浮動少数
点は、符号／絶対値仮Ｖ＆符号ピットと１５ビット指数
、ならびに４８ビット仮数を提供するＩＥＥＥコンベン
ションに従って限定される。固定少数点表示は、最大桁
スライス状況のいずれかでなされるが２つの浮動少数点
フォーマットのみが特に制限される。原則的には、得ら
れる指数ビットの最大数が２重精度浮動少数点に対する
フォーマットに従っているが、より大きい精度の浮動少
数点ｎ術がスライスを４つ以上使用することによって得
られる。

１２、アドレスの最小桁スライス（ＡＬＳＳ）−以前の
５つの状態はデータプロセッサにのみ供給する。ＡＬＳ
Ｓあるいはアドレスの最小桁スライスはアドレス発生器
の下半分にスライスを配置する。

１３、アドレスの最大桁スライス（ＡＭＳＳ＞−ＡＭＳ
Ｓスライスは、３２ピットアドレス発生器の上半分にス
ライスを配置する。アドレスは固定少数点表示のメモリ
に退出するので、アドレス発生器に配置されたスライス
は単−精度浮動少数点演算を必要とするとは考え難いが
、アドレス発生器に配置されたスライスは単−精度浮動
少数点算術を支持する。

第１７図には、状況レジスタ代替入力が示される。状況
レジスタＡＬＴ　　Ｉｌｏの各ビットは、ラッチによっ
て受取られる。各ラッチは、クロック位相Ａによってク
ロックされる通過トランジスタ４４００と、シフトレジ
スタバス（ＳＲババス出力を生じさせるために４４０１
のようなバッファを備える。クロック位相Ｂおよび代替
ロードＸによってクロックされる３状態バツフア４４０
２は、外部シフトレジスタバスを受取り、Ｉ１０ライン
を介して状況レジスタにデータを戻す。ビットはい（つ
かのグループに書込まれるので、Ｘは示されるようなビ
ットにより変化する。ＰＬＡバスの制御下にあるマルチ
プレクサ４４０３は、２つの入力のうちの１つを選択し
桁上げフリップフロップに戻される。

ＯＲゲート４４０４は、保留オーバーフロービットを計
算する。オアゲート４４０５は、セル保留パリティエラ
ーを計算する。さらに、保留パリティビットは、プルダ
ウントランジスタ４４０７を駆動させるためにＡＮＤゲ
ート４４０６によって活動状態でゲートされる。このト
ランジスタ４４０７は、パリティエラーオフセルを表示
するためにすべてのセルに共通のパリティバスを駆動す
る。ＮＯＲゲート４４０８は、経路論理装置を全体に亙
って使用される無活動状態の出力を生じさせるために４
つのスライス配置マスクビットを受取る。

第１７図はまた状況レジスタの他のヒツトの割当てを示
す。

第１８図には、多重ポートＲＡＭアドレス復号器が示さ
れる。第１８図には、論理装置のブロン゛り図が示され
る。１バスＬ３は、読み出しアドレスを復号するために
２２の復号器のうちの１つの復号器４５０２と、読み出
し／書込みアドレスを復号するために復号器４５０６に
通過される。Ｐ　Ｌ　Ａ　４５０９はプロセッサの使用
可能化とは無関係にロードさせる待慣アドレスを復号す
る。復号器は通常の構成であり、それぞれの復号器は５
ビット入力を取り、２２の出力のうちの１つを選択する
。各出力は、サイクルの最初で即座に使用できるように
選択信号を生じさせてインバータ４５０４が後続する通
過トランジスタ４５０３を通過する。多重ポートＲＡＭ
は、そのため迅速にアクセスされ、その出力はＡＬＬＩ
によって処理される。このアドレス復号は、第４図に示
されるようなＰＬＡ動作と同時に生じ、アドレスのバイ
ブ整列は位相に落着くようにＰＬＡ動作のパイプ整列に
適合する。

第１８図の下方部分には、メモリマツ、プが示される。

メモリマツプは、アドレス１乃至１５における１５の汎
用レジスタ、プラスＰＭＯＲ１ＰＳＷ、ＶＩＥ、および
ＭＱがあることを示す。

農後の３つの位ｌ！１９．２０、および２１は、浮動少
数点アンバッキングとして命令実行の間使用される一時
的なもので、使用者は使用できないと考えられている。

全部で１６のレジスタに対するＰＭＤＲおよび１５の使
用者一般位置だけを使用者は直接使用することができる
。ＶＩＥレジスタはプロセッサ活動状態から独立して更
新されるのでプロセッサが活動状態ではないという場合
、ＶＩＥレジスタおよび一時的なものの１つは典型的に
書込まれることが可能である。２２の復号器のうちの１
つの復号器４５０６は、出力が通過トランジスタによっ
てラッチされる読み出し／′書込みアドレスを復号し、
４５０１および４５０８で表わされるインバータが選択
ＲＷＡＮ出力を生じさせる。Ｐ　Ｌ　Ａ　４５０９はま
た、特権アドレス出力を生じさせるためにトランジスタ
４１５０＃よびインバータ４５１１によってラッチされ
る単一出力を有し、読み出し／１込みアドレスを復号す
る。このＰＬＡはプロセッサが活動状態ではないと書込
まれないものと、プロセッサが活動状態ではないと書込
まれるものに多重ポートＲＡＭの位置を分類する。特別
なハードウェアはＶＩＥレジスタには必要ではない。

第１９図は経路論理装置の概略を示すブロック図である
。桁上げ経路論埋装［５０００、ＡＬ（Ｊ経路論理装置
５００１、ＭＱ経路論理埋装　５００２、状況経路論理
装置５００３、ループ経路論理装置５００４、ゼロ経路
論理装置５００５、および使用可能化経路論理装置５０
０６から構成された７つの経路がある。これら経路のう
ちの３つ、桁上げ、ゼロ、および使用可能化は単一方向
性である。他の４つは、各命令によって決定された方向
の２方向性である。これら経路のそれぞれは、配置ピッ
トによって間接的に制御され、スライスが無活動状態の
時、これら経路を横切る情報の流れは、セルがそこにな
かったかのように生じる。多少の時ｌ！ｌＩＮ延はあっ
ても、セルはこのようにこのデータの流れには見えない
。

第２０Ａ図は単一方向性経路のマルチプレクサ、ＭＵＸ
を示す。第２０Ａ図では、桁上げ経路ＭＵＸ、外方向Ｍ
ＬＪＸは、マルチプレクサ５１００からなる。このマル
チプレクサ５１００は、２つの源、桁上げ右とＡＬＵを
有し、桁上げ左信号を生じさせるために実行する。マル
チプレクサは、セルがＡＮＤゲート５１０７によって決
定されるような無活動状態の場合に桁上げ右信号を伝送
するように強制される。内方向のＭ　Ｕ　Ｘ　５１０１
は、図に示されるように多数の源による入力でＡＬＵ桁
上げを生じさせる。さらに、これら源の選択は、Ｐ　Ｌ
　Ａ　５１０９を提供する制御論理によって決定される
ような最小桁スライスの場合に命令バスの制御下にある
。

これら説明に使用されるＰＬＡパスのピットは第５表に
示される。

第２０８図には、マルチプレクサ５１０２が示される。

それはゼロ右信号、ゼロ右とＡＬＵとのＡ　Ｎ　Ｄ　（
５１０３）出力あるいはＡＬＵゼロのいずれかをゼロ左
信号として通過させる。マルチプレクサは、セルが活動
状態にない場合にＡＮＤゲート５１０４によってゼロ右
をゼロ左に通過させるように強制される。ＡＬＬＩゼロ
信号は、スライスが最小桁スライスではない場合にＡＮ
Ｄゲート５１０３の出力がゼロ左に通過されるように最
小桁スライスに対してゼロ左に通過される。

第２０Ｃ図は、スライスが無活動状態にある、あるいは
スライスが最大桁スライスではない場合に使用可能化左
を使用可能化右に通過させる使用可能化経路Ｍ　ＬＩ　
Ｘ　５１０５を示す。スライスが活動状態であり、最大
桁スライスであると、プロセッサ使用可能化フリップフ
ロップは使用可能化右に通過される。ＡＮＤゲート５１
０６は、スライスが活動状態にないときであれは使用可
能化右との使用可能化左の接続を強制する。

第２１図は、浮動少数点アクセレータが設置されていな
い場合のＡＬＵ　　ＤバスＭＬＩＸを示す。

Ｍ　Ｕ　Ｘ　５２００は、典型的にはスライスのビット
１−１４用である。このマルチプレクサは、ＡＬｔＪＤ
バスビットＮビッるように、ＡＬｔＪ　　Ｃバスビット
Ｎを通過させ、あるいはＡＬＵ　　Ｃバス入力をそのビ
ットのすぐ左あるいはすぐ右のＡＬＵＤバスへ通過させ
る。さらに、〜ＩＱビッビッは、ＡＬＵ　　Ｄバスごッ
トＮに通過されることが可能である。マルチプレクサ５
２０１は、ＡＬＵ　　ＤバスビットＯを提供し、マルチ
プレクサ５２０２は、ＡＬＵ　　Ｄバスビット１５を提
供する。これら最後の２つのマルチプレクサは、５２０
０によって代表されるマルチプレクサとは異なる。つま
りワードの最後にあり、そのためスライスの右の次のビ
ットがセルの外側にあり、ビット１５の下の次のビット
が左にあり、そのためセルの外側にあるので、入力とし
て特別の場合を有する。

第２２図は、ＡＬＵ経路ＭＵＸを示すブロック図である
。Ｍ　Ｕ　Ｘ　５３００乃至５３０γの全体は、概念的
にはトップからの単一垂直入力、プラス左および右接続
、および垂直出力として代表される。この概念は、第３
０図のフロー図で６４０４として示される。所定の時間
に、ＡＬＬ、ｌ左経路を駆動させるためにマルチプレク
サ５３００は入力をマルチプレクサ５３０３に提供し、
あるいはマルチプレクサ５３０３１．ｔＡＬＵ右経路を
駆動させるためにマルチプレクサ５３０５に入力を提供
する。しかしながら、マルチプレクサ５３０３および５
３０５の両方が活動状態であるような場合はなく、原則
的に単一の入力が左に駆動するか、あるいは右に駆動す
る。セルが活動状態であると、ＡＮＤゲート５３０１お
よび５３０２によって受取られるようなＰＬＡバスは活
動状態にあるようにマルチプレクサ５３０３および５３
０５の出力の１つを選択する。セルが活動状態ではない
と、通過トランジスタ５３０６は、データが左から右に
あるいは右から左にセルを横切って伝送されるように２
方向性でＡＬＵ左とＡＬＵ右信号とを接続するようにタ
ーンオンされ、情報が左から右あるいは右から左のどち
らに流れるかを選択するように動作し、故障していると
思われるセルの制御論理装置を使用する必要がなくなる
。

マルチプレクサ５３０３は、修正されていない態様で左
信号を右信号に通過させ、同様にマルチプレクサ５３０
３は修正されていない態様で右信号を左信号に通過させ
る。バッフｙ　５３０７および５３０８は、左および右
接続からの信号を内部使用のためのセルに提供する。こ
れら出力は同時に使用されないので信号出力によって概
念的に代表される。

マルチプレクサ５３０９は、ＰＬＡバスの制御下にあり
、入力をＡＬＵ経路の最大桁ビットに供給する。この入
力は、多様なシフト右動作、また算術的シフト左で使用
される。マルチプレクサ５３１１は、Ｉバスの制御下に
あり、要求するシフト右のような命令に対するＡ　Ｌ　
Ｕ　Ｉ！路の最大桁ビットへの４つの入力のうちの１つ
を使用者が選択できるようにする。従って、ＰＬＡバス
の制御下にあるマルチプレクサ５３１０は、使用者が最
小桁ピットの制御を有するこれら命令に対するＡＬＵ経
路の最小桁ビットに入力を供給する。マルチプレクサ５
３１２はＩバスの制御下にあり、ＡＬＵ経路の最小桁ピ
ットに伝送するためのＰＬＡバスによって選択される。

第２３図は、浮動少数点７クセレータのないＭＱ代替入
力ＭＵＸを示す。Ｍ　Ｕ　Ｘ　５４００は、代表的には
どブト４乃至１１に対するものであり、出力に４つのＭ
Ｑビビッのうちのいずれか１つを通過させる。さらに、
ＡＬＴ　　ＣバスビットＮは、ＭＱピットＮに通過され
る。このマルチプレクサは、３状態であり、ＭＱフリッ
プフロップに向かう単一の２方向性代替入力バスがある
。このマルチプレクサの出力はサイクルのクロック８位
相の間使用可能となる。通過トランジスタ５４０１およ
びバッファ　５４０２は、第１の位相の間つまりサイク
ルのクロック八位相の間、ＭＯフリップ７０ツブの状態
をサンプルし、またバッフｐ　５４０２の出力は、次の
ようなマルチプレクサ全体に亙って使用される。

マルチプレクサ５４００の目的は、ＭＱ経路の１ビット
左および右、４ビット左および右シフトを行なうことで
ある。これは、インタデータプロセッサビット伝送、お
よび浮動少数点の正規化および非正規化に有用である。

マルチプレクサ５４０３乃至５４１０は、セルの左ある
いは右に等しいビットを得るのに例外があるので、スラ
イスの４つの最小桁ビットおよび４つの最大桁ビットの
取扱いを示す。

５４１１におけるようなＭＯビビッＯ代替人力１−２の
ようなこれら例外的ビットは、次の図で示される回路か
ら得られる。５４０１．５４０２によって代表されるラ
ッチが５４０３乃至５４１０のような８つのマルチプレ
クサの出力に設けられることが重要である。

第２４図は、ＭＱ経路マルチプレクサを示す。

素子５５００乃至５５０６からなる回路は第３８図の７
８０２のようなＭＱマルチプレクサに対する構成と考え
られている。ＭＯ経路は、比較的簡単であり、ＭＱピッ
ト１５のみがマルチプレクサ５５０１によってＭＱ左に
通過され、ＭＱピットＯのみがマルチプレクサ５５００
によってＭＱ右に通過される。セルが活動状態にあれば
、これらマルチプレクサは使用可能であり、そのうちの
１つはＡＮＤゲート５５０２．１ｊよび５５０３を介し
てＰＬＡバスによって選択される。セルが活動状態では
ないと、これらマルチプレクサ出力は使用不可能であり
、ＡＬＵ経路論理装置に類似した２方向形態でＭＱ左と
ＭＱ右とを接続する。ＭＱ右およびＭＱ左信号はセルの
内部で使用するために、バッファ５５０５および５５０
６によってバッファされる。ＭＱの４つの最大桁ビット
と４つの最小桁ビットに対する入力は、出力が第２３図
のマルチプレクサ５４０３乃至５４１０を通過するマル
チプレクサ５５０７乃至５５１４によって制聞される。

マルチプレクサ５５０７乃至５５１４は、ＭＱレジスタ
への通常の最終条件を提供する。インバー９５５１５は
、以下で説明されるように分割命令で使用される。

第２５図には、状況経路マルチプレクサ）が示される。

マルチプレクサ５６００は、マルチプレクサ５６０１を
介して流れ、状況左によって伝送される信号を供給し、
マルチプレクサ５６０４は、マルチプレクサ５６０５を
通過し、状況左によって伝送されるような信号を供給す
る。セルが活動状態にあるとマルチプレクサ５６０１あ
るいは５６０５のいずれかは使用可能である。活動状態
の選択はＡＮＤゲート５６０２および５６０３へのＰＬ
Ａバスによって決定される。

セルが無活動状態であると、これらマルチプレクサは使
用不可能となり通過トランジスタ５６０６はＡＬｔＪお
よびＭＱ経路を介してターンオンされる。

マルチプレクサ５６０７は状況左あるいは状況右信号の
どちらを他の宛先間の状況フリップフロ“ツブの入力に
接続される状況ＬＲＭｔＪＸ出力に通過させるかを選択
する。状況経路は桁上げごツ１−を典型的に運ぶ多様な
使用法があり、乗数ビットあるいはサインは分割動作の
ために比較される。

第２６図は、ループ経路ＭＵＸを示す。この回路の動作
は、状況経路ＭＵＸに類似しているが、入力は少なくル
ープ左およびループ右経路に通過される。ループ経路は
概して、ビット０およびビット３１の場合のように共に
ワードの極端を接続するために使用され、またそのため
２つの側の間のループを閉じると言われている。これは
、ＡＬＵ経路や、ビット１５と１６との間のように２つ
のセルの近い側を概して接続するＭＱ経路とは異なる。

素子５７００乃至５７０８は第６４図のループ経路マル
チプレクサ１０８０６を表わす。第６４図ではマルチプ
レクサ５７００および５７０４は、ループ左あるいはル
ープ右経路への伝送のためにマルチプレクサ５７０３お
よび５１０５に供給される４つのセレクタの１つを構成
するように構成されている。実際、２つの信号、ＭＱビ
ビッ１３およびＡＬＵ　　ＣバスビットＯは左にだけ流
れ、ＭＱビビッ２およびＭＱビビッ１５は右にだけ流れ
るので、第２６図は最適化されている。それ故、４つの
うち１つを選択するために２つのビットを必要とすると
いう。

よりむしろ一度に左あるいは右だけが活動状態になるの
で、ＰＬＡバスからの単−源は、２つのビットのうちの
１つを選択するのに十分である。

第７表は１６のプール命令のＡＬＵ関数を示す。

これらは、ＭＰＲから同時に読み出される０、１゜ある
いは２変数ＡおよびＢの基本関数である。

第２７図は、１６のプール命令経路の概略を示す。Ａお
よびＢ演算数（オペランド）は、読み出し７／アドレス
および読み出し／裏込みアドレスによって選択されるよ
うにＭＰＲから読み出される。

これら演算数は、選ばれたＡＬＵ！Ｉｆ作に従って動作
され、桁上げ出力は桁上げフリップフロップ６１００に
ロードされる。桁上げフリップフロップの現在の状態は
、ループ経路６１０３を介して以下の図の全体に亙っで
セレクタを意味すうために使用されるＳによって示され
るマルチプレクサ６１０２に送られる。このセレクタは
、ＡＬＵに桁上げを供給し、宛先はＭ　Ｐ　Ｒ６１０１
に戻される。命令バスは桁上げ入力に依存するこれら動
作で桁上げするために０．１あるいは桁上げフロツブフ
ロップ入力の間で選択できる。

第２８図は、１６のプール命令の短い経路使用法を示す
。Ａ　Ｌ　Ｌ＋　６２０１のビットＯに対する桁上げ入
力は命令バスのＩ’制御下でセレクタ６２００によって
選択される。命令バスと同じであるＡＬＵ動作によって
限定された動作は、６２１１のようなＡＬＬＩＤバスＭ
ＵＸを通過され、６２０１のようなＡＬＵに入力を供給
するＭ　Ｐ　Ｒ６２１８に書込まれる。最大桁のＡ　Ｌ
　Ｕ　６２１６に対する桁上げ出力は桁上げ入力マルチ
プレクサ６２１９を通過して桁上げフリップフロップ６
２２０にロードされる。桁上げフリップフロップ６２２
０の出力は状態経路マルチプレクサ６２２１を通過し、
試験できるように右のビンで使用可能であり、桁上げ人
力ＭＵＸあるいはセレクタ６２００に送られる。

第２９図は、１６のプール命令のための長い経路使用法
を示す。多数のスライスは共に接続される。最小桁スラ
イスのいずれかで動作するＳマルチプレクサ６３０１は
、０．１あるいは桁上げフリップフロップを６３０２の
ような最小桁ＡＬＵに供給する。Ａ　Ｌ　Ｕ　６３０３
からのような最大桁ビットスライスの桁上げ出力は、桁
上げ左マルチプレクサ６３０４を通過し、それは次のス
ライスの桁−Ｆげ右マルチプレクサ６３０５に接続され
、その入力はスライス６３０Ｇで桁上げ入力の最小桁ビ
ットに供給される。

最大桁スライスでは、ＡＬＬＩ６３０７からの出力は桁
上げ入力マルチプレクサ６３０８に送られが、これは最
大桁スライスの桁上げフリップフロップ６３０９に対す
る入力である。桁上げフリップフロップ６３０９からの
出力は状況経路マルチプレクサ６３１０に入力され、状
況右接続を介して次のスライスに供給され、その点でル
ープ左接続となり、また出力が桁上げフリップフロップ
をＳマルチプレクサ６３０１に供給するマルチプレクサ
６３１１になる。

第３０図は通過使用法および無活動スライスを示す。桁
上げ右マルチプレクサ６４００に入る桁上げは全体のＡ
ＬＬＩをバイパスする桁上げ出力マルチプレクサ６４０
１に直接向かう。ループ経路マルチプレクサ６４０２、
および６４０３．６４０４．６４０５のような状況ＭＱ
およびＡＬＬＪマルチプレクサは、２方向モードで動作
し、データはセルの動作から独立してそれらを横切って
左から右あるいは右から左に通過する。経路は右から左
に通過され、使用可能経路はゼロ経路に対して左から右
にバイパスされる。

セルはそのためそれを横切る情報の流れには見えない状
態になる。

第８表には、シフトおよび循環命令の表が示される。こ
れら命令は、算術的あるい論理的シフト、および交換し
４重シフトを行なうような循環グループに落ちる。処理
は、配置ビットおよびスライスによって限定される集群
ワードサイズを有するように構成される。

第３１図は、右シフトに対する申−ワードシフト命令経
路の概要を示す。つまり、ビットＮ　１．ｔ　Ｎ−１の
方に向かう。すべての場合、読み出し／間取りアドレス
によってアドレスされるＭＰＲ位置の内容はシフト論理
によって動作され、読み出し／書込みアドレスによって
特定されるＭＰＲの位置にロードされる。このように、
移動およびシフトは、算術的あるいは論理的シフトおよ
び循環を提供する右シフトに対する単一動作で得られる
。

演算数の最小桁位置のヒツトシフトアウトは、ループ経
路を介してマルチプレクサ７１０１に伝送される。

連続した選択ラインに対する！バスに依存していること
で、Ｓマルチプレクサ７１０１は、符号拡大動作に対す
る最大桁ビットに演算数を戻す最大桁ビットを提供する
。その代わりに、桁上げフリップフロップが、シフトの
収集の間の連鎖動作として設置されてもよい。循環に対
して、重要性の最半折ピットは最大桁ビットに戻される
。さらに、論理Ｏは論理シフトに対してシフトインされ
る。

左シフトに対しては、ごットＮはビットＮ＋１に移動さ
れ、最大桁ビットは桁上げフリップフロップ７１０５に
入り、ループ経路を介してＳマルチプレクサ７１０３に
移動される。命令バスの制御下で、論理Ｏ１論Ｉ！１１
、あるいはトップからシフトアウトされたビットは多重
ポートＲＡ　Ｍ　７１０４に戻された最小桁ビットにシ
フトされる。

多数のＭＩＬスライスにおいてのみ、桁上げフリップフ
ロップはＳマルチプレクサ７１０３に入力で使用される
。１６ビットより長いワードに対しては、桁上げフリッ
プフロップを最小桁ビットに配置したければ、桁上げを
最小桁ビットに加算配置した後にシフトを行なわなけれ
ばならず、加算動作は実際に最大桁スライスの桁上げフ
リップフロップを最小桁スライスに移動させる。しかし
ＭＩＬスライスにおいては、桁上げフリップ７Ｏツブは
容易に使用することができる。

第３２図には、算術的論理シフトあるいは短い循環右が
示される。ＡＬＵ動作はＡ＋ＣＩ　Ｎであり、桁上げ入
力はマルチプレクサ１２００によってゼロに強制される
。ビット１５であるＡ　Ｌ　Ｕ　７２０３の出力はビッ
ト１４ＡＬＵ　　Ｄバスマルチプレクサ７２０８に取ら
れるようにＡＬＵ　　Ｄバスマルチプレクサ１２０２は
左への入力１ビットを選択する。最大桁ビットは、ビッ
ト１５ＡＬＵ７２０３、桁上げフリップ７０ツブ７２０
６、および農半折Ａ　Ｉ　Ｕ　７２０１からシフトアウ
トされるビットを提供する状況経路マルチプレクサ７２
０７の間から選択するＩバスのｌｌ１ＩＩＩｌ下でＳマ
ルチプレクサ７２０４からシフトされる。

第３３図は、算術的論理シフトあるいは長い循環右を示
す。動作はＡＬｔＪ経路が多数のスライスの間で共に結
合される以外の短い動作に対するものと正確に同じであ
る。３２ビットワードの場合、７３０６であるＡＬＬＪ
ピット１６は、ＡＬＵ経路マルチプレクサ７３０５を介
してより桁の低いスライスに信号を通過させ、ＡしＵ経
路マルチプレクサ７３０３は信号を７３０４におけるビ
ット１５の位置に通過させる。同様に、ビットＯＡ　Ｌ
　Ｌｌ　７３０１からシフトアウトされたビットは状況
経路マルチプレクサ７３０２を介して通過され、次に大
きい桁のスライス状況経路マルチプレクサ１３０６によ
って受取られ、桁上げフリップフロップ入力マルチプレ
クサ１３０８およびＳマルチプレクサ１３０９に送られ
る。ＡＬＵ動作は再びＡ＋Ｃ［Ｎであり、ゼロはマルチ
プレクサ１３１０を介して最小桁の桁上げ入力に強制さ
れる。

第３４図は、短い論理シフトあるいは循環左を示す。動
作は短い論理シフトあるいは循環右の逆である。１４０
２のようなＡＬＵピットＯの出力は、１ビットシフト左
を提供するためにビット１ＡＬＵ　　Ｄバスマルチプレ
クサ７４０３に接続される。

７４０４のようなＡＬＵビット１５からの出力は、出力
が桁上げフリップ７０ツブ入力マルチブレクサ７４０６
に取られ、ビットＯＡＬＵ　　Ｄバスマルチプレクサ７
４０７に通過される！バスの制御下にあるＳマルチプレ
クサ７４００に戻る状況経路マルチプレクサ７４０５に
接続される。

第３５図は、論理シフトあるいは循環左（長い）を示し
、２つのスライスに対する動作を示す。任意に長いのワ
ードは、単に状況経路マルチプレクサを介して７５１１
からのＡ　Ｌ　Ｕ　ｍｓｂ信号を送り、次のスライスを
右に通過させることによって得られ、最後のスライスは
状況経路マルチプレクサ７５０７の出力をビットＯＡＬ
ＬＩ　　Ｄバスマルチプレクサ７５０２で使用するため
のセレクタ７５０１に接続する。

ＡＬＵｌ１１作は、再びＡ＋ＣＩＮであり、そのため０
はマルチプレクサ７５００を介して桁上げ連鎖の最小桁
ビットに強制され、またビットＯＡＬＵ１５０３に強制
される。ＡＬＵ出力はＡ　Ｌ　Ｕ　７５０３からＡＬｔ
Ｊ　　Ｄバスマルチプレクサ７５０４へのように１ビッ
ト左にシフトされる。

スライスを横切るＡＬＵ接続は、Ａ　Ｌ　Ｕ　７５０５
からマルチプレクサ７５０６のようにＡＬｔＪマルチプ
レクサによって取扱われ、７５０Ｂで次のマルチプレク
サに供給され、それからマルチプレクサ７５０９を介し
てＡＬＵ　　Ｄバスマルチプレクサ７５１０に入力され
る。最大桁ＡＬＵ出カフ５１１はマルチプレクサ１５１
３を介して最大桁の桁上げフリップフロップに供給され
る。

第３６図は、２重の痺術的あるいは論理的シフトあるい
は循環右に対する２重ワードシフト命令経路の概要を示
す。ＰＩＲ郷数は、１ピツトを右にシフトされるＭＰＲ
から移動される。ＭＰＲから現われる最小桁ビットは、
ループ経路を介してＭＱレジスタ１６０１の最大桁ビッ
トに伝送される。ＭＯレジスタの最小桁ビットは、状況
経路をを介してＩバスの制御下にあるセレクタ（Ｓ）マ
ルチプレクサ７６０２に伝送される。Ｓマルチプレクサ
は、論理ゼロを通過することができる。ＭＰＲの最大桁
ビット、桁上げフリップ７０ツブ７６０３、あるいはＭ
Ｑの最小桁ビットはＭ　Ｐ　Ｒ７６００の最大桁ビット
に入る。２信論理シフト循環左は同様の態様であり、Ｍ
　ｐ　Ｒ７６０４からの最大桁ビットが最大桁の桁上げ
フリップフロップ７６０７に伝送され、ループ経路を介
して■バスの制御下にあるＳマルチプレクサ７６０６に
伝送されるような型で動作する。

論理ゼロ、論理１、あるいはループ経路の出力のいずれ
かは、７６０５のＭＱの最小桁ビットに接続される。Ｍ
Ｑからの最大桁ビットは状況経路を介してＭ　Ｐ　Ｒ７
６０４の最小桁ビットに伝送される。

ＡＬＵ動作は再びＡ＋ＣＩＮであり、Ｃ［Ｍはゼロに強
制され、そのためこの様な柔軟性はＭＱには存在しない
が、シフトと移動の組合せがＭ　Ｐ　Ｒで得られる。Ｍ
ＰＲで選択される位置はＭＱとは異なる。左および右シ
フトの両方の場合に、ＭＰＲの内容はＭＱレジスタの内
容よりも桁の上の位置に置かれる。これは、重環のため
のＭＰＲおよびＭＱ中の位置の使用法に適合し、積の最
小桁がＭＱから現われ、積の最大桁がＭＰＲから現われ
る。

第３７図は、短い２Ｉ論理シフト左および２重循環左を
示す。ＡＬＵ桁上げ入力およびゼロはマルチプレクサ７
７１１によって強制される。１７０２のビットＯＭＱに
対する入力はマルチプレクサ７７００を介して、シフト
に対して０１あるいはデータに対して状況経路マルチプ
レクサ７７０９の出力を遺灰するＰＬＡバスの制御下で
供給される。７７０２のＭＱピットＯからのデータはＭ
Ｑピット１マルチプレクサ１γ０３に通過され、左への
ＭＱ１ビットのすべてのシフトに対しても同様である。

最大桁ＭＱどット７７０４は７７０５のループ経路マル
チプレクサに通過され、ビットＯＡＬＵ−Ｄマルチプレ
クサ７７０７に対する入力であるマルチプレクサ７１０
６に接続される。Ａ　Ｉ　Ｕ　７７０８から現われる最
大桁ビットは状況経路マルチプレクサ１７０９を通過し
、桁上げフリップ７０ツブ入力マルチプレクサ７７１０
を介して桁上げフリップフロップおよびマルチプレクサ
７７００に送られる。

第３８図は、長い２Ｉ論理シフト左と２重循環環とを示
し、データが７８０１、ｌ８０２．７８０３、および７
８０４のＡＬＵ経路およびＭＱ経路マルチプレクサを使
用する多重スライスを介して通過する以外は動作は短い
動作に類似している。ざらに、実際は論理ゼロはマルチ
プレクサに現われるが、桁上げ経路は桁上げ出力マルチ
プレクサ７８０５および桁上げ経路マルチプレクサ１８
０６を介して完結される。

ざらに、最大桁スライスの左端はマルチブレク・す７８
０７．７８０９．７８０８、および７８１０を介して最
小桁スライスで右端に接続される。

第３９図は短い２重算術的論理シフトあるいは循環右を
示す。７９００におけるＡＬＵの最大桁ビットはＡＬＵ
　　Ｄバスビット１４マルチプレクサ７９０１に右に１
ピツト移動される。同様に、ＡＬＵ７９０２の最小桁ビ
ットは、７９０３のループ経路マルチプレクサに接続さ
れ、７９０４の最大桁ビットＭＯマルチプレクサに通過
され、また７９０Ｓのビット１５ＭＱに通過される。Ｍ
Ｑの最大桁ビットはビット１４、ＭＱ入カマルチブレク
サ７９０Ｇに移動される。

同様に、Ｍ　Ｑ　７９０７の最小桁ビットは、桁上げフ
リップフロップマルチプレクサ７９１０に接続される状
況経路マルチプレクサ７９０８に通過され、またＩバス
の制御下でＳマルチプレクサ７９１１に通過される。

Ｓマルチプレクサは、循環、算術的シフト、論理シフト
、あるいは桁上げの論理シフトの選択を行なう。

第４７図は、長い２重算術的論理シフトあるいは循環右
を示す。８０１５のＡＬＵピット１６および８００９の
ＭＱビビッ１６のような最大桁スライスの右側は、８０
００および８００１のＡＬＵおよびＭ　Ｑ経路マルチプ
レクサを介して、８０１６のＡ　Ｌ　ｔＪのような次の
桁の低いスライスの左端に接続され、８０１０のＭＱビ
ビッ１５は８００２および８００３のそれぞれのマルチ
プレクサを介して接続される。最大桁スライスの最大桁
ビットから最小桁スライスの最小桁ビットへの外側の端
は、８００４および８００５に接続されるように８００
６および８００７のループ経路および状況経路マルチプ
レクサによって共に接続される。

８０１３のようなビットＯＭＱは、８００５のマルチプ
レクサまで８００７の状況経路マルチプレクサを介して
通過し、８０１７の桁上げフリップフロップ、およびＳ
マルチプレクサ８０１４に送られる。Ｓマルチプレクサ
はまたｌバスのｖＩ御下に８０１８の多重ポートＲＡＭ
の最大桁ビットに入力を供給する。

第４１図は交換命令経路の概略を示す。この命令はＭＰ
Ｒの内容をＭＱに移動させ、ＭＱの内容をＭＰＲに戻す
。Ｍ　ｐ　Ｒ８１０１の位置読み出しはｌバスのｌ１ｌ
ｔｌｌ下でＳマルチプレクサ８１００を介して加算され
る０、１．あるいは桁上げフリップフロップ８１０２を
有する。この合計は、８１０３でＭＱに移動され、８１
０３のＭＱの内容はそれからＭ　Ｐ　Ｒ８１０１にロー
ドされる。この動作は、仮数が非正規化以前（こ取替え
なければならない浮動少数点で特に有用である。

第４２図は、プロセッサによって調節されるような交換
の短い動作を示す。８２０２のＡＬＵの最小桁ビットへ
の入力は、論理ゼロ、論理１、あるいは状況経路マルチ
プレクサ８２０６を介して桁上げフリップフロップ８２
０９の出力を供給する８２００のＳマルチプレクサによ
って提供される。

ビットＯＭＰＲ位置８２０１は、ビットＯＭＱマルチプ
レクサ８２０３を介して８２０４のＭＱビビッ０に送ら
れる。ＭＱビビッＯは、ＡＬＵ　　ＤバスビットＯマル
チプレクサ８２０５を通過し、８２０１のＭＰＲピット
Ｏに通過される。８２０８のＡＬＵの最大桁ビットから
の桁上げは、桁上げマルチプレクサ８２０７を介して８
２０９の桁上げフリップフロップに入る。

第４３図は、交換の長い命令の動作を示す。第４２図の
短い命令のｖＪ作との唯一の相違は、スライス間の桁上
げ経路が桁上げマルチプレクサ８３０４および８３０５
によって完結され、最大桁桁上げフリップフロップ８３
０３が８３０２および８３０１よりなる状況経路マルチ
プレクサを介して８３００の最小桁スライスのＳマルチ
プレクサに送られることである。

第４４図はインタデータプロセッサ４重シフト左および
右経路の概略である。これら命令はアドレススライスを
飛越してデータプロセッサ間でデータ４ピツトを一度に
移動させる。データプロセッサがプロセッサ状況ワード
中のプロセッサ使用可能化ビットによって使用不可能で
あると、データはそのプロセッサから依然として読み出
すことはできるがそれに記憶することはない。シフトメ
カニズムは位置を残すＭＱレジスタと簡単な移動あるい
は増分（インクレメント＞ａ作を自在に行なえるＭ　Ｐ
　Ｒとの間にある。素子８７００．８７０１．８７０２
、および８７０３からなる図に示されるデータプロセッ
サは、０．１．あるいはＭＩＬスライスに対する桁上げ
フリップ７０ツブの選択を行なうｌバスの制御下でセレ
クタ８７００中の桁上げの動作から移動を行なう。デー
タは８７０９で示されるようなＭＱに入る次のデータプ
ロセッサへの命令によって変化しないアドレススライス
を過ぎたＭＱレジスタから送られる。

すべての活動状態のデータプロセッサはこの動作に参加
するので、４段階で１６ビットはすべてのデータプロセ
ッサの閂で伝送される。プロセッサＮは４重シフト左に
対するプロセッサＮ＋１、あるいは４重シフト右に対す
るプロセッサＮ−１にデータを通過させる。

第４５図は、Ｓマルチプレクサ８８０１が最小桁スライ
スにだけ係わるインタデータプロセッサ４ｆｆ！シフト
左動作を示す。そうでなければ、桁上げ経路は桁上げ左
マルチプレクサ８８０２から次に大きい桁のスライスの
マルチプレクサ８８０１の桁上げに連続する。８８０３
．８８０４．８８０５、および８８０６のようなＭＱの
４つの最小桁ビットは、８８０７乃至８８１０のような
ＭＱの４つの次の最大桁ビットに左にシフトされる。８
８１５乃至８８１８のようなＭＯの４つの最大桁ピット
は、８８１９乃至８８２２のような４つのマルチプレク
サを介して左の次のスライスに通過する。

アドレスあるいは無活動状態のスライスでは、データは
雫にそれぞれのマルチプレクサを通過し、次のデータス
ライスに入る。その点で、信号はマルチプレクサから８
８２４乃至８８２７のようなＭＱ入入力マルチブレササ
導入され、８８０３乃至８８０６のような４つの最小桁
ＭＱビビッにロードされる。

ＭＩＬスライスでは、桁上げフリップフロップ８８２３
は経路中のＡＬＬＩ桁上げへの入力に対するセレクタ８
８０１に使用できる。

第４６図は、Ｍ　Ｑ　８９００乃至８９０３の４つの最
小桁ビットがマルチプレクサ８９１６乃至８９１９を介
して右に通過する場合に、情報の流れが左から右である
以外は、類似の形態で動作するインクデータプロセッサ
４重シフト右を示す。すべてのアドレスあるいは無活動
状態のスライスのマルチプレクサは、単にデータを左か
ら右へ次のデータプロセッサの最大桁スライスに通過さ
せ、データはマルチプレクサからＭＱ入カマルチプレク
サ８９２０乃至８９２３に導入され、Ｍ　Ｑ　８９１２
乃至Ｍ　Ｑ　８９１５の４つの最大桁ピットに導入され
る。

４重シフト左動作は、第４７図に示される。動作は、シ
フトがプロセッサ内に制限されることと、シフトされる
４ビットが４重シフト左の場合にＯであるか、あるいは
４重シフト右に対しては符号ビットであること以外はイ
ンタデータプロセッサ４重シフト左に非常に似ている。

左シフトに対しては、Ｉバスの制御下にあるセレクタ９
００４はゼロあるいは１を供給し、あるいはＭＩＬスラ
イスの場合には、桁上げフリップフロップは、加算動作
を行なうＡＬＵの桁上げの最小桁ビットに入る。

加算動作は、シフト動作から完全に独立しており、加算
あるいは移動は、シフト動作と同時に行うことが可能で
ある。ＭＱレジスタ９００７は、４つの最小桁ビットに
供給されるゼロを有する４ビット左シフトを供給する。

右シフトに対して、ＭＰＲは左シフト動作に正確に類似
している加算あるいは移動動作を行ない、セレクタ９０
００は、結果が多重ポートＲＡＭに記憶されるＡＬｔＪ
に桁上げ入力を提供し、出力はセレクタ３９０００に戻
される桁上げフリップ７０ツブ９００２に送られる。Ｍ
　Ｐ　Ｒによって行われる動作と同時に、ＭＱＩ！路は
右シフトしており、最大桁ＭＱのビットは符号拡大動作
に対するＭＯの４つの最大桁ビットに供給される。論理
シフト動作が望ましい場合、ＭＱの最大桁ピットをその
後のＡＮＤ命令でマスクアウトしなければならない。

第４８図は、４重シフト左（短い）命令に対する詳細な
経路動作を示す。Ｉバスの制御下にあるセレクタ９１０
０はＡ　Ｌ　ＩＪ　９１０１の最小桁ビットに桁上げを
供給する。Ａ　Ｌ　Ｕ　９１０２の最大桁ピットの桁上
げ出力は、ＭＩＬスライスのＳマルチプレクサ９１００
に送られる桁上げフリップ７０ツブ９１０４と桁上げ入
力マルチプレクサ９１０３にロードされる。

ＡＬＬＪおよびＭＰＲ動作と同時にＭＱによって４ビッ
ト左シフトが行われる。ＭＱの４つの最小桁ビットは、
Ｍ　Ｑ　９１１３乃至９１１６の４つの次の最大桁ピッ
トにシフトされ、Ｍ　Ｑ　９１０９乃至９１１２の４つ
の最小桁ビットは論理ゼロをマルチプレクサ９１０５乃
至９１０８を介してロードする。

第４９Ａ図および第４９８図は、４つの算術的経路が隣
接したセル間の接続を完成する場合に、ワードの長さが
維持される以外は先の図のものと正確に同じである４重
シフト左（長い）経路動作を示す。さらに、より桁の低
いスライスの桁上げ出力は桁上げ経路のマルチプレクサ
９２０２を介して次に最大桁であるスライスの桁上げ入
力マルチプレクサ９２０３に通過される。最大桁スライ
スの桁上げ出力は９２０４のＡＬＵであり、桁上げフリ
ップフロップ９２０６にロードされる。ＭＱ９２１１乃
〒９２１４の４つの最小桁ビットは、マルチプレクサ９
２０７乃至９２１０によってゼロでロードされる。Ｍ　
Ｑごブト９２１５乃至９２１８としてのより桁の低いス
ライスのＭＱの４つの最小桁ビットは経路マルチプレク
サ９２１９乃至９２２２を通過し、次に最大桁であるス
ライス９２２３乃至９２２６に入力し、ＭＯマルチプレ
クサ９２２７乃至９２３０を介してそのスライス９２３
１乃至９２３４のＭＱの４つの最小桁ビットに導入され
る。

第５０図は、４重のｎ術的シフト右経路動作を示す。Ａ
ＬＵおよびＭ　Ｐ　ＲｖＪ作は、先の例と同じである。

しかしながら、ＭＱ経路は左から右にシフトし、ＭＱの
４つの最大桁ビット９３０９乃至９３１２はＭ　Ｑの４
つのより村ｉの低いビット９３１３乃至９３１６に送ら
れる。Ｍ　Ｑ　９３０９乃至９３１２の４つの最小桁ビ
ットに対する入力は、ｎ術的シフト動作を効果的にする
ために最大桁ＭＱビビッ９３０９の出力を受取るマルチ
プレクサ９３０５乃至９３０８によって供給される。最
大桁Ａ　Ｉ　ＩＪ　９３０２の出力は、９３０１の最小
桁のＡＬｔＪ桁上げに使用できるようにセレクタマルチ
プレクサ９３００に対する入力として供給される桁上げ
フリップフロップ９３０４に送られる。この接続は、よ
り長いワードに対して使用できる経路がないので、ＭＩ
Ｌスライス中だけで使用できる。

第５１Ａ図および第５１Ｂ図は、隣接したスライス間の
ＭＱ接続が経路論理によって提供される以外は先の例に
類似している４重の譚術的シフト右の長い経路動作を示
す。この場合、より高い桁のスライスの４つの最小桁Ｍ
Ｑビビッ９４１５乃至９４１８は、経路マルチプレクサ
９４１９乃至９４２２を通過し、出力がそのスライス９
４３１乃至９４３４のＭＱの４つの最大桁ビットに提供
するためにＭＱマルチプレクサ９４２７乃至９４３０に
与えられる次に桁の低いスライス９４２３乃至９４２６
の経路マルチプレクサによって受取られる。Ｓマルチプ
レクサ９４００だけは、ＡＬＵ動作に対する入力として
の使用可能な論理ゼロおよび論理１を有する。ＡＬＵ動
作は、次に高い桁のスライスの桁上げ入力マルチプレク
サ９４０３に桁上げを接続するより桁の低いスライスの
桁上げマルチプレクサ９４０２を介してスライスを横切
って形成される。より桁の高いスライスの桁上げフリッ
プフロップ９４０６は、状況経路が状況経路マルチプレ
クサ９４２２および９４２６間のＭＱ接続によって消費
されるので、Ｓマルチプレクサ９４００には使用できな
い。

第５２図は、６４ごットワードに対する回転左を示す。

この単一の例は、原理がどの命令にも適用するので、非
常に大変長いワードサイズをいかにして形成するかを与
える。原理は、いくつかの接続が隣接したセル間を簡単
に流れ、他の信号が最も右のセルの右に最も左のセルの
左を駆動するためにセルを通過する。Ｍ　Ｐ　Ｒ９５０
４およびＡＬＵ９５０３のような最小桁スライスは先の
例のようにビット１を左にシフトする。この図では、ス
ライスは１６ビットであり、他の図では一度に１ビット
が示されている。

八ｌ　ｔＪ　９５０３の最大桁ビットからのビットは、
ＡＬＩＪ経路水平マルチプレクサ９５０６を介してその
左９５０７の次のマルチプレクサによって受取られ、マ
ルチプレクサ９５０９を介してＭ　Ｐ　Ｒ９５０８の最
小桁ビットに導入される。最大桁ビットは次の中間の桁
のスライスに通過され、そこから先に説明された最大桁
スライスに通過される。最大桁スライスではマルチプレ
クサ９５１１は、ワードの外側のデータを試験用に通過
させ、またスライスにルーピングする。Ａ　Ｌ　Ｕ　９
５１２の最大桁ピットは、右に移動されなければならな
い。この動作はマルチプレクサ９５１３によって行われ
る。マルチプレクサ９５１５および９５１６は試験目的
用の９５１１のように直線的に通過し、Ｓマルチプレク
サ９５０１に与えるためにそれをビックオフする。■バ
スの制御下にあるＳマルチプレクサは、最小桁スライス
中の多重ポートＲＡ　Ｍ　９５０４に記憶するために、
最大桁ビットの論理ゼロをマルチプレクサ９５０２に供
給する。

ざらに、Ａ　Ｌ　Ｕ　９５１２からなる最大桁スライス
からの最大桁ビットは、最大桁スライスの桁上げフリッ
プ７０ツブ９５１４に通過される。これは、最大桁スラ
イスから現われるビットを試験し、また他のシフト命令
と連結するのに有用である。

第５３図は、算術的シフト左の短い経路動作を示す。ゼ
ロは、マルチプレクサ９６００を介して多重ポートＲＡ
　Ｍ　９６０２の最小桁ヒツトに強制される。

桁上げ経路の最小桁ビットへのゼロは、マルチプレクサ
９６０１を介して強制される。９６０４のような各ＡＬ
Ｕの出力はＡＬＵマルチプレクサ１ビットを介して左に
移動され、９６０３によって受取られる。

Ａ　Ｌ　Ｕ　９（ｉ０５の第２に桁の高いビットは欣東
され、オーバーフローは、ＡＬＵピット９６０５の値が
９６０７の最大桁ピットとは異なる場合にチェックされ
る。

多重ポートＲＡ　Ｍ　９６０６の最大桁ピットの内容は
それ自身に戻され、符号ビットが維持される算術的シフ
トを提供する。

第５４図は、スライスの動作の多様性が示される以外は
第５３図に類似している詐術的シフト左の長い経路動作
を示す。この場合、ゼロは多重ポートＲＡＭ９７０２の
最小桁ピッ１−ｔ３よびＡ　Ｌ　Ｕ　９７０３の最小桁
の桁上げ入力に強制される。大きい桁のスライスの９７
０４の最大桁ビットの出力はＡＬＵマルチプレクサ９７
０５に通過され、多重ポートＲＡＭセル９７０７に通過
される次に大きい桁のＡＬＵマルチプレクサ９７０６に
よって受取られる。多重ポートＲＡ　Ｍ　９７０８のよ
うに最大桁スライスの符号ビットは再び維持される。

第５５図は２重の痺術的シフト左の短い経路動作を示す
。この場合、９８０１および９８０２のようなＭＱレジ
スタの内容は１ビットを左にシフトされ、ＡＬＵ経路を
介してＭＰＲに入力される。ゼロは、マルチプレクサ９
８００を介してＭＱの最小桁ビットに強制される。Ｍ　
Ｑ　Ｑ８０３の最大桁ビットはループマルチプレクサ９
８０４を介して通過され、ＭＰＲ９８０５の最小桁ビッ
トに入力される。９８０５の〜ＩＰＲの最小桁ビット中
のビットは、Ｍ　Ｐ　Ｒ９８０６のような次に大きい桁
のビットにシフトされる。同様に、Ｍ　ｐ　Ｒ９８０７
の最大桁ビットはｉ術的シフトを助長するために維持さ
れ、オーバーフロー条件が検出される。

第５６図は、スライスの多様性が示される以外は第５５
図に類似している２重の算術的シフト左の長い動作を示
す。この場合、ＭＱピット９９０１および９９０２のよ
うなＭＱレジスタ状態はマルチプレクサ９９１５によっ
て受取られるＭＱ経路マルチプレクサ９９０３を介して
次に大きい桁のスライスのＭＱ９９１０の最小桁ビット
に導入される。ＭＱの最大桁ビットは９９１２であり、
ループマルチプレクサ９９１３を介して最小桁スライス
のループマルチプレクサ９９０４によって受取られ、ま
たＭ　Ｐ　Ｒ９９０６の最小桁ビットに送られる。ＭＱ
の最大桁ビットからのこのビットは、すべての中間桁の
スライスのループマルチプレクサを介して送られる。Ａ
ＬＵの出力およびより桁の低いスライスの最大桁ビット
はＡＬＬＪマルチプレクサ９９０５を介して次に最大桁
スライスに通過され、そのビットのＭ　Ｐ　Ｒ９９０Ｇ
に導入される。Ｍ　Ｐ　Ｒ９９１１の最大桁ビットは、
算術的シフト動作を助長するために再び維持される。

第９表は、乗算および割算動作を行なう繰返しの固定少
数点命令の表である。乗算は加算およびシフト動作との
シーケンスとして行われ・、演痺は再び記憶しない分割
段階のシーケンスとして行われる。これらアルゴリズム
には、任意のワードサイズに対してビットごとに１クロ
ツクサイクルが必要である。動作は初期、中期、および
後期のシーケンスに分類され、中期動作はワードのマイ
ナス１のビットの数に従って行われる。初期の動作は、
ＡＬＵによって行われた動作を修正する制御経路の長い
伝播の遅延がＡＬＵ動作に直列というよりむしろＡＬＵ
計算と並列に行われ、クロック速度を最大にするように
パイプラインを初期化する。後期の動作は一般に符号ヒ
ツトを取扱う。

第５７図は、固定された乗算第１経路の概要を示す。す
べての場合、読み出しアドレスによってアドレスされる
ようなＭＰＲ位−八は過程全体を通して変化しない被乗
数を含んでいる。読み出し／Ｉ込みアドレスによってア
ドレスされるようなＭＰＲ位ｉ１Ｂは、部分的積を含み
、シーケンスの最後で積ＭＳＢＳになる。ＭＱレジスタ
は、まず乗数を含み、それから積ＬＳＢＳを含む。アル
ゴリズムはよく知られており、文献（ＡＤＶＡＮ艷００
に、１９８３年６−５９頁から６−６２頁）に詳細に説
明されている。

第５７図は、固定された乗数の第１動作を示す。

Ｍ　Ｐ　Ｒ１０，００１１３位置は、積で計葬されてか
ら明確となる。しかしながら、Ｍ　Ｏ１０，００１は変
化しない。

最小桁ビットは桁上げフリップフロップ１０，１０２お
よび最小桁スライスだけに複写される。それはまた状況
経路を介してすべての活動状態のスライスの１０，１０
３におけるの状況フリップフロップに通過される。状況
フリップフロップは、ワードのすべてのスライスが加算
およびシフトアルゴリズムを行なうために加算あるいは
部分内積のいずれかに協同しなければならないので、す
べての活動状態のスライスで複写されることが重要であ
る。

第５８図は、固定された乗算の最初の短い経路動作を詳
細に示す。ＡＬＵ出力はゼロに強制され、多重ポートＲ
Ａ　Ｍ　１０，２０１の読み出し／書込み位置に瑠込ま
れる。１０，２０２のＭＱの最小桁ビットは、状況経路
マルチプレクサ１０，２０３を介して接続され、状況フ
リップフロップ１０，２０４および次のサイクルで使用
する桁上げフリップフロップ１０，２０５に複写される
。

乗算および側御動作には、ＡＬＬＩの動作が状況ビット
に依存しているということが重要である。

可能なＡＬＬＪ動作が２つあり、乗算のために加算ある
いは通過動作を行なうために状況フリップフロップはこ
れら２つのＡ’ＬＵ動作のうち１つを選択するので、第
１１図の２００４のような命令ＰＬＡは、２組の４つの
出力を表わす。ＡＬｔＪは、その動作コードが特定され
るまで動作を開始できないので、クロックサイクルの極
めて最初で動作が特定されるということは必須であり、
状況フリップフロップのバイブライン構造のためにこれ
が可能となる。

第５９図は、固定された乗算の初期の長い経路動作の詳
細を示す。１０．３０２のようなＭＱの最小桁ピットが
状況マルチプレクサ１０．３０３を介し、次に大きい桁
のスライス状況マルチプレクサ１０，３０６に送られな
ければならず、状況フリップフロップ１０．３０７、な
らびにフリップフロップ１０，３０５および最小桁スラ
イスの状況フリップフロップ１０，３０４の桁上げでロ
ードされる以外は、動作は先の図に類似している。

第６０図は、固定された乗算の中期経路の概要を示す。

ＡＬＵは、部分内積を通過させるか、あるいは部分内積
を多重ポートＲＡＭに記憶される被乗数に加算する。Ａ
ＬＬＪ出力は、ＭＱのマルチプレクサが１ピツトを右に
シフトされるときにＭＱに向かう最小桁ピットで１ビッ
トを右にシフトされる。Ｍ　Ｑ　１０，４０１からシフ
トアウトされたごットは最小桁スライスの桁上げフリッ
プフロップ１０．４０２で記憶され、状況経路を介して
状況フリップフロップ１０，４０３のようなすべての活
動状態のスライスの状況フリップフロップに送られる。

多重ポートＲＡＭへの最大桁ビットは第２２図に限定さ
れるように乗ＩＭＳＢである。桁上げフリップフロップ
１０，４０２および最小桁スライスは固定された乗算の
最後の命令の間に使用するために記憶される。固定され
た乗数の中間命令はゼロをＡＬＵ桁上げ入力に強制する
。

第６１図は、固定された乗算の中間の短い経路を示す。

１０，５０４のようなＭＱの下から２番目の桁のビット
は状況経路マルチプレクサ１０，５０５を介して状況フ
リップフロップ１０，５０７および桁上げフリップフロ
ップ１０．５０６に記憶される。Ｍ　Ｑ　１０，５１３
の最大桁ビットは次に大きい桁のビット１０，５０９に
右にシフトされる。Ａ　Ｌ　ｔＪ　１０，５１２の最大
桁ビットは、Ｍ　Ｐ　Ｒ１０，５１０の次に大きな桁の
ビットに記憶するために右に１ビットシフトされる。Ａ
　Ｌ　Ｕｌｏ、５０２の最小桁ピットからの出力は、ル
ープ経路マルチプレクサ１０．５０８を介してＭ　Ｑ　
１０．５１３の最大桁ビットに入る。ゼロはマルチプレ
クサ１０．５００を介してＡＬＵ桁上げ経路に強制され
る。

第６２図は、任意のワードサイズが経路マルチプレクサ
を介して隣接したスライスを接続することによって維持
される以外は先の例と同じである固定された乗算の中間
の長い経路を示す。この場合、桁の大きい方のスライス
の最小桁ピットのＡ　Ｌ　Ｕ　１０，６００の出力は、
ＡＬＵマルチプレクサ１０．６０２によって受取られ、
多重ポートＲＡＭの最大桁ビットのスライス１０，６０
３に入る次に桁の小さいスライスにＡＬＵマルチプレク
サ１０，６０１を介して送られる。同様に、１０．６０
４のようなより大きい桁のスライスのＭＱの最小桁ピッ
トは、ＭＱマルチプレクサ１０．６０５を介して次のス
ライスに右に通過され、ＭＱマルチプレクサ１０．６０
６によって受取られるＭＱの最小桁ピットおよびそのス
ライス１０．６０７に入る。ゼロはＡＬＵ桁上げ経路１
０．６０８の最小桁ピットに強制される。最小桁ピット
のＭＱｌｏ、６１１は、状況経路マルチプレクサ１０，
６１２を介して状況フリップフロップおよびそのスライ
ス４０，６１３と１０，６１４の桁上げフリップ７０ツ
ブに通過され、状況フリップフロップ１０，６１６に記
憶するための状況マルチプレクサ１０，６１５を通るよ
うな方法ですべてのより大きな桁のスライスに通過され
る。

第６３図は、固定されたｆ！陣の後期の経路の概略を示
す。２つの補数演算では、最大桁ビットは負のウエート
として定められ、固定された乗算のＲ後の命令は積の電
後のビットを生じるために使用される。符号のない計算
では、固定された乗詐の中間命令が使用される。固定さ
れた乗算の最後では、桁上げフリップ７０ツブ１０．７
００は、ＭＰＲ変形１０．７０１に対するＡＬＵの入力
である。ＭＰＲのＡＬＵ出力はＭ　Ｑ　１０，７０２に
入るための１ピット再び右にシフトされる。乗数は負数
であり、その場合状況フリップフロップは真であり、Ａ
ＬＵは固定された乗算の中間の場合のように加算するの
ではなく部分内積を減算する。結果として、桁上げ入力
は固定された乗算中間命令によって生成されることにな
るので重要である。

第６４図は固定された乗算最後の矧い経路動作を示す。

桁上げフリップフロップ１０，８０８が最小桁ビット１
０，８０４のような、ＡＬＵのすべてのビットによって
使用されるためにＡＬＬＪの最小桁ビットによって使用
するために桁上げ入力マルチプレクサ１０，８０５を介
して通過される以外は動作は固定された乗算中間と正確
に同じである。これは最後のサイクルであるので、状況
フリップフロップ１０．８１０をロードするために状況
通過マルチプレクサ１０，８１１を使用する必要はない
。

第６５図は、隣接したスライス間の接続が計詐的経路に
よって提供される以外は短い動作に類似している固定重
環最後の長い命令を示す。この場合、より大きい桁のス
ライスのＡ　Ｌ　Ｕ　１０，９００の最小桁ビットは、
ＡＬＵマルチプレクサ１０，９０１を通過し、次に小さ
い桁のスライスに通過され、ＡＬＵマルチプレクサ１０
，９０８によって受取られ、多重ポートＲＡ　Ｍ　１０
，９７１の最小桁ビットに送られる。同様に、最小桁ビ
ット１０，９０３およびより大きい桁のスライスは、Ｍ
Ｑマルチプレクサ１０，９０４を介して次に大きい桁の
スライスに通過され、そのスライスのＭ　Ｑ　１０，９
１２のより大きい桁のビットに入力するためにＭＱマル
チプレクサ１０．９０９によって受取られる。

最小桁スライスである桁上げフリップ７０ツブ１０．９
３６は、桁上げ入力マルチブレクサ１０，９１０を介し
て連鎖変化に通過される。さらに、桁上げ経路は桁上げ
マルチプレクサ１０，９１３および１０，９１４を介し
てビットとスライスの間で完成される。ＭＱｌｏ、９１
５の最小桁ビットは、１０，９１６および１０，９１７
のような状況フリップ７０ツブによって先のサイクルの
間捕えられたので、失われる。

第６６図は、固定された割算の最初の経路の概要である
。備えられたアルゴリズムは、再記憶しない割算であり
、本技術ではよく知られ、文献３年６−６０頁から６−
６５頁）で説明されている。ＭＱはＭＰＲにシフトされ
る分子ＬＳＢでロードされる。ＭＱは、商、図で１１，
０００として示されたような多重ポートＲＡＭの最大桁
スライスからの符号比較出力を保持し、１１，００４の
ようなすべての状況フリップフロップへの状況経路を介
してインバータ１１，００３に対するＭ　Ｑ　１１，０
０１の最小桁ビットの桁上げフリップフロップ１１，０
０２に通過される。

第６７図は、固定された割算の最初の短い動作の詳細を
示す。ＡＬＬＩ動作は、Ａ＋ＣＩＮであり、ＭＰＲＩＩ
、１００がＡ　Ｌ　Ｕ　１１，１０１を介して１１，１
０２のようなＭＰＲの次に大きい桁のビットに通過され
るのでＭＰＲの内容が１ビットシフトされるため、ゼロ
の桁上げ入力が１１，１０３のマルチプレクサによって
強制される。最大桁ビットのｌｖｌ　Ｑ　１１，１０８
の出力は、ループマルチプレクサ１１，１０９を介して
通過され、マルチプレクサ１１．１０４を介してＭＰＲ
ｌｌ、１１０の最小桁ビットに入る。符号比較は、状況
マルチプレクサ１１，１１０に入り、状況フリップフロ
ップ１１，１１１および桁上げフリップ７０ツブ１１，
１１２に通過され、インバータ１１，１０７を介してＭ
Ｑｌｌ、１０６の最小桁ビットに通過される。さらに、
ＭＱはＭＱビビッ１１，１０６がＭ　Ｑ　１１，１０５
にロードされるので左に１ビットシフトされる。ＡＭＤ
データブックにおいては符号比較はこれら図で明らかと
なる方法とは多少異なって定義される。データブックは
１ビット遅延の出力で符号比較を明らかにし、符号比較
を計算するための論理動作は同じであるが、これら図で
は、１ビット遅延に対する入力として定義される。

第６８図は、ワードサイズに対して行われる固定された
割算の最初の長い動作を示す。単一スライスの動作の相
違は、以下の通りである。最大桁ＡＬＵビットはより小
さい桁のスライスの１１，２００であり、ＡＬＵマルチ
プレクサ１１，２０４を通過され、次に最大桁スライス
のＡＬＵマルチプレクサ１１．２０８によって受取られ
、そのスライスのＭＰＲｌｌ、２１１の最小桁ビットに
記憶される。同様に、ＭＱの最大桁ビットの出力は１１
，２０１であり、ＭＱマルチプレクサ１１，２０５を介
して次に大きい桁のスライスに通過され、Ｍ　Ｑ　１１
，２１０の最小桁ビットに入る１１，２０９のようなＭ
Ｑマルチプレクサによって受取られる。Ｍ　Ｑ　１１，
２１２の最大桁ビットはループマルチプレクサ１１，２
０６を介して右に通過され、１１．２１５のようなＭＰ
Ｒの最小桁ビットに入るためにループマルチプレクサ１
１，２０２のような次に小さい桁のスライスによって受
取られる。

ループは、ＭＱの最大桁ビットとＭＰＲの最小桁ビット
との間で閉じており、それからループ経路はそれらによ
って修正されず、すべての中間の桁のスライスを通過す
る。同様に、符号比較は状況マルチプレクサに入り、１
１，２１３および１１，２１５のようなすべての状況フ
リップフロップに記憶され、１１．２０３のような最小
桁スライスによって受取られるまで修正されずにすべて
の中間の桁のスライスを通過され、Ｍ　Ｑ　１１，２１
７の最小桁ビットに記憶するためにインバータ１１，２
１６を通過する。

ＡＬＵビット１１，２００からマルチプレクサ１１，２
０４のような隣接したスライス間の接続はＭＰＲピット
１１，２１１に記憶されるマルチプレクサ１１，２０８
に対するＡＬＵの次のビットに通過する。同様に、ＭＱ
はＭＱピット１１，２０１を介するようにマルチプレク
サ１１，２０５を介してシフトされ、１１，２１０のよ
うなＭＱ　　ＬＳＢに入るために次のＭＱマルチプレク
サ１１，２０９によって受取られる。Ｍ　Ｑマルチプレ
クサ１１．２０９は、最大桁スライスでの動作を示し、
右側が試験のために左側に通過される。

第６９図は、固定された割算の中間経路の概要である。

この段階は、Ｎをワードの良さであるとしてＮ−１に対
して実行される。最小桁スライスの桁上げフリップフロ
ップ１１，３００はＭＰＲ桁上げ入力によって使用され
る。符号比較出力１１，３０５は状況経路を介して１１
，３０３のようなワード中のすべての状況フリップフロ
ップに通過され、　　ＭＱｌｌ、３０２に商の最小桁ビ
ットとして入り、桁上げフリップフロップ１１，３００
に記憶される。ＡＬＵ動作は、最大桁ビットで符号比較
を反映する状況フリップ７０ツブによって加算あるいは
減算される。

ＡＬＬＪは、部分的剰余が正数であれば部分的剰余から
分母を減算する、それでなければ、分母は、部分的分子
が負であれば部分的剰余に加算される。

第７０図は、固定された割界の中間の短い動作を表わす
。Ａ　Ｌ　Ｕ　１１，４００の最大桁ビットの出力は、
直接どこにも向かわないが、状況マルチプレクサ１１．
４０２を介して状況フリップフロップ１，４０４および
桁上げフリップフロップ１１，４０３、ならびにＭＱｌ
ｌ、４０７の最小桁ビットに通過する符号比較出力で捕
えられる。１１，４０９の最小桁ビットに対する出力は
、左へ１ビットにシフトされ、Ｍ　Ｐ　Ｒ１１，４１０
の次に大きい桁のビットに記憶される。同様に、Ｍ　Ｑ
　１１，４０７の最小桁ビットは、左に１ビットシフト
され、Ｍ　Ｑ　１１，４１１の次に大きい桁のビットに
記憶される。Ｍ　Ｑ　１１，４０５の最大桁ビットは、
ループマルチプレクサ１１，４０１に通過され、Ｍ　Ｐ
　Ｒ１１，４０Ｂの最小桁ビットに入る。

第７１図は、隣接したスライスがどのようにして互いに
接続され、またＭ　Ｑ　１１，５０８の最大桁ビットが
どのようにしてループマルチプレクサ１１，５１０に通
過されるかを示す固定された割算の中間に長い動作を示
す。それはすべての中間スライスループ経路を介して通
過し、最終的に最小桁スライス１１．５０４のループ経
路に到着し、最小桁ビットＭ　Ｐ　Ｒ１１，５１Ｇに通
過される。　同様に、ＭＰＲｌｌ、５１８の最大桁ビッ
トからの符号比較出力は、状況マルチプレクサ１１．５
１１を通過し、すべての状況フリップ７０ツブ１１，５
０９および１１，５０７ならびに桁上げフリップフロッ
プ１１，５０６の最小桁スライスに記憶され、Ｍ　Ｑ　
１１，５１７の最小桁ビットに入る。

Ａ　Ｌ　Ｕ　１１，５００からＭ　Ｐ　Ｒ１１，５１５
の次に大きい桁のビットへのような隣接したスライスの
内部端間の接続は、桁上げマルチプレクサ１１，５１９
および１１．５２０を介して行われる。同様に、Ｍ　Ｑ
　１１，５０１の最大桁ビットおよびより桁の小さいス
ライスは、Ｍ　Ｑ　＄１路マルチプレクサ１１，５０３
を介してそのスライス１１，５１４のＭＱの最小桁ビッ
トに入るために１１．５１３のような次に大きい桁の経
路マルチプレクサに通過される。

さらに、より桁の小さいスライスでのＡＬＬＩマルチプ
レクサ１１，５００の出力はＡ　Ｌ　Ｕ　１１，５０２
を介して次に大きい桁のスライスに通過され、ＭＰＲｌ
ｌ、５１５の最小桁ビットに入るためにＡＬＵマルチプ
レクサ１１，５１２によって受取られる。最大桁スライ
スでは、ＡＬＵ経路マルチプレクサは、試験のために左
にＡＬＵ　　ＣバスＢ１５信号を通過させ、ＭＱマルチ
プレクサｉｔ、５１３は同様にＭＱフリップフロップ１
１，５０８に対して同様に動作をする。

第７２図は、固定された割算の最後の経路の概要を示す
。この段階はＭＰＲで維持される剰余の符号を固定し、
ＭＱの１ピツトギヤツプを閉鎖する。桁上げフリップフ
ロップ１１，６００からの桁上げ入力により、Ｍ　Ｐ　
Ｒ１１，６０１は状況フリップフロップが偽でありれば
加算を行ない、状況フリップフロップが真であれば減算
を行なう。ＭＱは１ビット左にシフトし、Ｉｓｂにゼロ
を入れる。

第７３図は、ＭＩＬスライスに対する固定された割算の
最後の（短い）動作に対する経路動作を示す。桁上げフ
リップフロップ１１，７０３は、ＡＬＵｌｌ、７０４の
ＩＳｂに通過され、その結果は　ＭＰＲｌｌ、７０５の
１　ｓｂに記憶される。ゼロは、出力がＭＱフリップ７
０ツブ１１，７０２に左に１ビットシフトされるＭ　Ｑ
　１１，７０１の１Ｓｂに記憶するためにマルチプレク
サ１１，７００を通過される。

第７４図は、固定された割算の最後の（長い）動作に対
する経路動作を示す。最小桁スライスのＭ　Ｑ　１１，
８０２のｍｓｂは、ＭＱ経路マルチプレクサ１１．８０
３を通過し、そのスライスのＭＱの最小桁ピット１１，
８０６に入るために次に大きい桁のビットのマルチプレ
クサ１１，８０５によって受取られる。

最大桁のスライスでは、ＭＱマルチプレクサ１１．８０
５は、試験のために右を左に通過させる。さらに、桁上
げ経路は桁上げ経路マルチプレクサ１１　、８０８およ
び１１，８０９を介して１１，８０７および１１，８１
０のようなＡＬＵの隣接したビット間で連続している。

第７５図は発見経路の使用法を示す。４つのスライスが
示されるが、それらはそれぞれＭＩＬ状態に対して配置
マスクを設定することによって１６ビットプロセツサと
して配置される。さらに、Ａ　Ｌ　Ｕ　１２，２００に
関連する最も右のプロセッサは、ＬＳＰすなわち思半折
のプロセッサ状態に設定され、他の３つのプロセッサは
ＩＭＳＰすなわち中間桁のプロセッサ状態に設定される
。各プロセッサは計算的あるいはプール動作を行ない、
状況フリップフロップがロードされる。それからＰＵＳ
Ｈ／ＩＦ命令が実行され、ＶＩＥレジスタをロードする
。ＶＩＥレジスタに基づいて、各プロセッサのゼロ左ラ
インは、プロセッサが使用可能であれば真であり、プロ
セッサが使用不可能であれば、偽である。この例はプロ
セッサのうちの２つ、つまりＡ　Ｌ　Ｕ　１２，２０６
およびＡ　Ｌ　Ｕ１２，２１６に関連するプロセッサが
依然として活動状態であることを仮定する。

発見動作は最小桁プロセッサとともに始まるプロセッサ
を横切る連続したプロセッサである。この場合、ＯＲゲ
ート１２，２０３および反転入力１２，２０２を有する
ＮＡＮＤゲートは、状況右接続よりむしろゼロを受取る
。このプロセッサにあるゼロ左は主張されないので、゛
ゼロがＯＲゲート１２，２０３の出力に生じ、これは、
次のプロセッサのマルチプレクサ１２，２１０に送られ
る。ＮＡＮＤゲート１２，２０８は、１２．２０７のゼ
ロ左信号が真であり、状況在入力が偽であるので、出力
で１を生じる。ＯＲゲート１２．２０９は、ＯＲゲート
１２，２１４；！３よび１２２，２１９によって受取ら
れるプロセッサの真条件を左で通過させる。ＮＡＮＤゲ
ート１２，２１３は、入来する状況ラインが真であると
ＮＡＮＯゲート１２，２１８が動作するので、入来する
状況ラインが真であると出力で偽を生じる。そのため、
ゼロがＮＡＮＯゲート１２．２０２．１２，２１３、お
よび１２，２１８で生じ、単一の真は１２，２０８で生
じる。

これら状態は発見動作によって多重ポートＲＡＭのシス
テム部分のＶＩＥレジステタに押込まれる。その点で、
最初の一つが発見されたプロセッサのみが使用可能状態
を続ける。

第１０表は、アレイチップで使用される特別な命令の表
である。これら命令は、初期化およびチップの試験（Ｒ
ＥＣＯＮおよびＣ０ＮＦＩＧ）、およびベクトルｌ　Ｆ
／ＥＬＳＥメｈニズムを制御するために使用される。ベ
クトルＩＦ／ＥＬＳＥ命令の説明された動作は第１１表
で説明される。

第７６図は制御ａ装置を備えたセルプロセッサアレイを
示す。このブＯセッサアレイのキー要素は、アレイチッ
プの４×４マトリクスであり、１３，０００乃至１３０
０３のような行、４３，０００乃至１３，００６、およ
び１３，００３乃至１３，００６のような列で構成され
る。列のアレイチップは、１３，０１１のような垂直バ
スによって１３，００７のような垂直メモリに接続され
る。これらアレイチップのセルはまずチップ間で、それ
から所定のチップ内のセル間での時分割多重化に基づい
てこの垂直メモリを共用する。同様に、１３．０００乃
至１３，００３のような行は、まず行のチップ間で、そ
れからチップ内のセル間で時分割多重化に基づいて再び
１３，００８のような水平メモリを共用する。Ｘバスは
典型的に水平メモリに接続され、Ｙパスは典型的に垂直
メモリに接続される。隣接したチップ間の接続は、１３
，０１３のような左／右接続によってなされ右側あるい
は右下側のアレイチップ１３，０００はアレイの上部一
番左のチップ１３，００らに１３，０１２によって接続
される。

高速Ｉ１０バス１３，００９は、１３，０００乃至１３
，００３のようなその行のチップと並列に通信する各行
に提供される。チップ、水平メモリ、および垂直メモリ
のこのアレイは、制＠装置の制御下にあり、根本的にす
べてのアレイチップにマイクロ命令を放送するＣブロッ
ク１３，０１５からなる。これらマイクロ命令は、Ｉバ
スから放送される。制ｔＩｌｌ装置は、システムメモリ
１３，０１７からのマイクロレベル命令を受取り、シス
テムメモリバス１３，０１８はアレイチップＣバスのす
べてのアレイチップに放送される。

ＤＩ　１８　Ｑ　Ｉはインターフェース１３．０１４を
介してホストと通信する。ホストはプログラム記憶なら
びにオペレータインターフェースを提供する。

このシステムの典型的使用法は、たとえば、インターフ
ェースを介してホストから共通バス１３．０１８を介し
てシステムメモリ１３，０１７にロードされるイメージ
処理プログラムである。そこから制御装置１３，０１５
は、命令を持ってきて、１３，００９のような高速Ｉ１
０バスを介してアレイチップに情報をロードするために
ＴＶカメラのような高速１．１０装置に命令する。デー
タが７レイチツプのメモリに配置されるとき、イメージ
は圧縮され、あるいは特徴が認識される。その点で、処
理されたデータは高速Ｉ１０バスによりモニタのような
表示装置に伝送される。

第１　表　（ビンのｌｌ！！要） 貼　　　　　　　　　　Ω　　匹（旦煮１．１１ｓｔシ
１速磨）　１１０ データ　　　　　　　　８　　１１０　２；ｅたは４レ
ベルＣＬＫ　　　　　　　　　１　　　１Ｎし一ド　　
　　　　　　１１Ｎ／ＩレベルＮ５ＴＲ バフフッ選択　　　　１　　　１Ｎ １にみ出し／；１１込み　　Ｉ　　　　ＩＮイ１効セル
選択　　　　４　　　　ＩＮス１〜ローフ　　　　　１
　　　　ＩＮ　　　ブッシングチップ用小計　　　１７ ２、Ｘ／Ｙバス 命令／データ　　　　３２　　　１１０２また番よ４レ
ベル３、！／Ｚバス 命令／データ　　　　３２　　　１１０２または４レベ
ル４　メモリ２，１１すＩ モード　　　　　　　　２　　１Ｎ　　出込み／読み出
し／更新／ロードアドレス ストローブ　　　　　　１　　　　ＩＮ±工」　　　　
　　　　Ｊ ５、プログラムｌ１０ １ｉ　　　　　　　　　　　４　　　１１０右　　　　
　　　　　　　　　　４　　　　１１０（第１表の続き
） ６、その他 パワー　　　　　　　　７　　　１Ｎ　　　２：ｌ）？
地、＋：ＶＥ［、＋；ｖｏ。

２；ＶＣＣ、１，ＶＢＢ 外部△ＬｔＪ　　ＣＬＫ　　　Ｉ　　　　ＩＮＮパスｒ
ｌ　　　　　　　　１　　　　ＩＮ　　　４レベル試験
　　　　　　　　　１　　　０ＵＴ　　パリティ・１ラ
ーもリセット　　　　　　　１　　　１Ｎ チツプ活性　　　　　　１　　　０ＵＴデツプ遣ＩＪｉ
！　　　　　　　Ｉ　　　　ＩＮ第２表　（命令バスビ
ットの概要） 名称　　　　　　　　　　　　　　　　　ビット１、読
み出しアドレス（Ｒ△）　　　　　　　　　５、した：
物理的セル選択・・・５ また：ａ効セル選択　・・・５ ２、読み出し／；１：込みアドレス（ＲＷ△）　　　５
３．１０ヒツ１ｊ使用可能化（Ｔネーブル）　　　５状
態選択　　　　　　・・・５ ＶＩＥ中ね；１：　　　　　・・・１ ４、直列式り選択　　　　　　　　　　　　　　２５．
０Ｐ］−ド　　　　　　　　　　　　　　　７デ一タ通
路　　　　　・・・６ アドレス／データ選択・・−１ ６、外部バスインターフェイスυ＋１１１１　　　　　
　３７、Ｗｌ’ｌ’ｌ！ルバスインターフェイスυ制御
４８、ｒ備　　　　　　　　　　　　　　　　　　　１
合　ｈｌ　　　　　　　　　　　　　　　　旦ｌ第３表 １　、２１１１Ｊノ＊１Ｓ１７）１６’ｌ！ｉ７：７−
ＩＪ　７ン１９Ｊｖｉ２、固定小数Ｉｊｉ 東ｔ）ステップ 割専ステップ ３、ｒ７仙少数貞 東ｔ）ステップ １１−辺止ステップ 非正規化ステップ バック 非バック ４、シフト／循環 ５、配置ｉｊｉ　（ＣＯＮＦ　ＩＧＵＲＡＴ　ＩＯＮ＞
第４表 ビン　　　　　　　　２レベル　　　　　　４レベル１
　　　　　　　　　　ＸＯＸＯ／Ｘ１２　　　　　　　
　　　ＸＩ　　　　　　　　ＹＯ／Ｙ１３　　　　　　
　　　　Ｘ２　　　　　　　　Ｘ２　／Ｘ３４　　　　
　　　　　　Ｘ３　　　　　　　　Ｙ２　／Ｙ３２９　
　　　　　　　　　Ｘ２８　　　　　　　　Ｘ２８／Ｘ
２９３０　　　　　　　　　　Ｘ２９　　　　　　　　
Ｙ２８／Ｙ２９３１　　　　　　　　　　Ｘ３０　　　
　　　　　Ｘ３０／Ｘ３１３２　　　　　　　　　　Ｘ
３１　　　　　　　　Ｙ３０／Ｙ３１５１　　　　　　
　　　　ＩＩ　　　　　　　　ＺＯ／’；１１５２　　
　　　　　　　１２　　　　　　　　１２／＋３５３　
　　　　　　　　　＋３　　　　　　　　Ｚ２／７３７
８　　　　　　　　　１２８　　　　　　　１２８／　
＋　２９Ｂ０．　　　１３０　　　　　　　１３０／！
３１Ｒ１１３１２３０／Ｚ３＋ ン１）ビンの番目は一例であり、物理的なＷｔ号は重要
ではない。

第５表　（最適化されないＰＬＡピット）名トド　　　
　　　　　　　　　　　　　　　ビット　　図面番号△
Ｌ］−ロードブｎｔ？ツリ王ネーブル　　　　　　１８
△＋−ｕ　　ｏｒ、状況　Ｆｌ＝−１４１１Δ１．ＬＪ
　　ＯＰ、状況　ＦＦ−０４１１プロピツリエネーブル
！、１１１１１１　　　　　　　　　　１　　　　１２
バス　命数／偶ａ　　　　　　　　　　　　　　１　　
　１３メモＩハ１：込み■ネーブル　　　　　　　　　
　　１　　　１３Ｍ　Ｉ）　Ｒｉｌ：込み■ネーブル　
　　　　　　　　　　１　　　１４△１．ＴロードＭＱ
　　　　　　　　　　　　　　　　　　１　　　　　１
５ＡＩＴロード状況ＦＦ　　　　　　　　　　　　　　
１　　　　１７Ａ＋、１−ロードＣＮ７０　　　　　　
　　　　　　　１　　　　１７ｆｉｌ−げ出ノＪｙｔ択
　　　　　　　　　　　　　　　１　　　　２０桁Ｉげ
人ノＪ選択　　　　　　　　　　　　　　　　２　　　
　２０げ口出力選択　　　　　　　　　　　　　　　　
　１　　　　２０ＶＩＦ出り選択　　　　　　　　　　
　　　　　１　　　２０ＡＩ　ＩＪ　　ＤバスＭＬＪＸ
選択　　　　　　　　　　４　　　２１ＡｔＵＩＹ１’
８ＭｔｊＸｆｆｌ択５２３ＭＱ　　Δ１　［人）Ｊ選択
　　　　　　　　　　　　５　　　２３状２１Ｙ１？Ｉ
ＭＬＪＸ選択　　　　　　　　　　　　　６　　　２５
）Ｌｔ−−／粁１？ＩＭＵＸ選択　　　　　　　　　　
　　４　　　２６第６Ａ表　（ＰＡＷピット使用） 機濠　　　　　　　　　　　　ζヱ旦　舐ユニ粒４１、
状態レジスタ 桁にげフリップフロップ　　　　　１０ｆ′１教７リツ
プフロツプ　　　　　　　１　　　　　］げ１日フリッ
プフロップ　　　　　１２オーバーフロウフリツプフロ
ツプ　１３保留オーバーフロウ　　　　　　　１４フリ
ツプフロツプ 状態フリップフロップ　　　　　　１５プロセツリＶＩ
Ｅエネーブル　　　１　　　　７　　１Ｆ／ＥＬＳＦ論
理ベクトルにより！、＋１００ 保留パリティエラー　　　　　　　１６患−肚　　　　
　　　　　　　肛 ２、実際のセルのｌｒ）　　　　　　　　／１　　　　
８〜１１３、水甲配ｗ’ｌ’？スＩ　　　　　　　　　
’１　　　１２〜１５’Ａ　６１　’ｂ　人（スライス
配首マスク状態）名称　　　　　　　旦１’ｌｌ”ｉＴ
曇　　　吐乙１、非γ＋’１Ｍ　　　　　　　　偶数　
　　　どのスライスも１１’話竹７．１）ｌ　Ｓ８／Ｌ
ＳＰ　　偶数　　　　データ尼半折スライス／１１Ａ小
桁プ０けツサごＬ　Ｉ）ｌ　ＳＳ　　　　　　　偶数　
　　　データＩＩＪ半折スライス４ｉ１１１０／ｌ５Ｉ
）　　＋２ａ　　　　　ｉ’−夕ＩｉＵ大・中間・最小
桁奇ａ／Ｉ＋ｕ半折７ｒ１１？ツ１ノ き）、〜１１１１／ｌ５１）　　　ｆｉ！数　　　　ｆ
−タ最大・中間・最小桁偶数／Ｊｉ！小桁ｊ半折ツリ ６、Ｍｌ　ｌ　Ｏ＋−ｉ数　　　　メータ肩入・中間・
ｈ４小桁７：７数スライス（１６ビットワード） ７、〜ｌ１１１　　　　　　偶数　　　　−ｉ−夕１１
５人・中間・最小桁偶数スライス（１６ごットワード） Ｒ，Ｄ　Ｉ　５５０１７１Ｍ　　　　　ｒ−一タ中間桁
奇教スーＩイス！Ｌ　ｌ’）　ｌ　Ｓｏｌ　　　　　　
偶数　　　　−ｙ゛−タ中間術偶数スライス１０、Ｉ）
ＭＳＳ／ＳＰ＋−１’　　０数　　　　データ最大桁ス
ライス、／固定またｔ、Ｌ浮軌小数ｊ″、亀用甲−精隘
淫初小ｆ１１ユＩＣＩ）ＭＳＳ／ｌ）ｌ’ｌ−１）ＯＦ
Ｉ　　　　　”ｒ’−タ１１４人術スライス／固定また
は浮動小数ｈｊ川の二！ロ粘ｊ窃と２初小数貞１２、△
ＩＳＳ　　　　　　偶数　　　　７ドレスｂ）小指スラ
イス１３、ＡＭＳＳ　　　　　　　命数　　　　アドレ
ス最大術スライスを口偶１’ｉ　：　Ｉ纂０・〜１ｈ、
；２数：１λ１６〜：）１第１　表（ＡＬ、Ｌｊ関数と
１６ブーリアン命令）Δ１．ｊＪ　　Ｃパス０匁望 Δ　マイノ゛ス　１３　　マイノス　１　プラス　Ｃｌ
Ｎ１３　　マイナス　Δ　マイナス　１７ラス　ＣＩＮ
八　−ンイプ°ス　１　プラス　ＣＩＮ八　プラス　Ｃ
ＩＮ △　／　プラス　ＣｌＮ １３　　プラス　ＣＩＮ △　プラス　８　プラス　ＣＩＮ Δ　／　アンド　１３ ΔＸＮ０ＲＩｓ △　Ｘ０１で　１（ Ａ　　Ａア　１１ 八　）Ｘ１３ Δ　フンド　１３ △　アンド　１３ ８／）８表　（シー刈−Ｊ３よび循環命令）〜＋ＮＩ　
ＭＯＮ　Ｉ　Ｃｌｆｆ−鎌 ８＋１シ　　　　　　　　　（論理）シフトおＪ：び楯
！フッ１（１）△Ｓ　ｌ　　　　　　　　　　　、、ｌ
　Ｄシフトノ１ΔＳＲＲ４ＩＣ＞Ｊｊよび（論理）シフ
トおよび循環右１）ＳＲｌニーｒ’　（ｉ４１’ｌ’）
　シー）　Ｉ−／ｉ’１）ＡＳ＋　　　　　　　　　二
手；ＩＯシー／　トｌＤＲに１０循環ノ１ １）　Ｓ　ＲＲ二Φ（ｌｌｌｃ）および論理）シフトお
Ｊ−び循環右１　×ｃＨ交換 １１月ＪＯ８＋　　　　　　内部データ　プロセッサ　
４中シフトノＥ１１）Ｉ’Ｏ８Ｒ内ＦＪｌ）’−り一７
０ｔツＩＪ−−１＋ｎシー／　トＲＱ８１　　　　　　
　　　　１１’ｉジット／ＦＱＳＲ４山シフｌ−／＋ ｉｒｌノｒ：デーク【ま１８１３からＭＳｌｌへ流れる
。

８０９表　（及復１／、Ｉ定小数貞命令）ＭＮＩ〜ＩＯ
Ｎ　Ｉ　Ｃ［ｆ： １−ＸＩ）Ｍト　　　　　１／、ｌｕ”　を小ＩＨ’Ｑ
＋ａ）ｆｆｉｃ’ｉ初Ｉｌｌｒ−ＸＩ）ＭＩ　　　　　
　ＩＡＩ定（小！６．）ｆｆｉｔ’）中間Ｆ　ＸＩ）Ｍ
Ｉ　　Ｉ　　　　　固７　（小ａ＋：、ｉ）東ｔ’）　
Ｉ　！ＩＩ整数１−Ｍ）ｒ′）Ｆ　　　　　　ｌ／、１
定Ｃ小数１ｚ　）　７：’Ｉ’５　Ｎ　ｌ１１１−　Ｘ
　Ｉ’）　１３１　　　　　９．Ｆ　（小ｅＲｔ　）　
：’、ＩＦ）＋ｔｌＷＩ＋Ｘ＋）ｎ＋　　　　　　＋；
ｓ＋定（小ｈ　ｔ：ｘ　＞　：’、１１　ｔ７終１１負
）１　（）表（特りｊの命令） ＭＮｌ’１ｖｌＯＮ　Ｉ　Ｏぼ　緒 に０ＮＩ−ＩＧ　　　　　鮫ｙ−°（形層）Ｒ［Ｃ□Ｎ
　　　　　　！’ｌ配＋１７＋ＩＮ＋）　　　　　　　
内部１ｌ−１しソリが第１のしの発見１’１ｌｓｌｌ　
Ｉ　Ｉ−Ｖ　Ｉ　１！ソシ−ｘ＋）ＯＲＩ　Ｆ　　　　
　　　ｒ’ＯＰ　　Ｖ　Ｉ　ＥＣＯＭＩＩ−ＶＮ二補ｂ
り ”ｎ　１１１＜　（ＩｎＬ’ッ’７．７ネ一ブルナノ１
作）１．１）１１８１１１１　　：　　Ｖｌｌ出ノンを
イのｌｌＳｂに入力させるためシフト右を行なうことに
より、Ｖ　Ｉ　Ｆ　ｌノジスり中に１ピツ１〜が人力さ
れる。この初伯ｌよアロヒッリ■ネーブル［Ｉとは照関
係である。、ｔ（０軒路はゼロをチェックし、その結末
【ＪＭＳＳ中Ｍｉ幼であり、プｌ’ｌ　ｔ？ツリｆネー
ブル（−ににロードされる。

Ｊ（乙−１のヒルＵｉｒｆｌ不す）をＩフシ１ｉＪろこ
とｔまオーケーである。

’；’、　Ｉ’０１’　ｌ　Ｆ　：　　ｅｓｂ　　（：
ｌックノ１ＯｆＮｓ）　１．ｔＶ　Ｉ　Ｉ’　Ｌ／レジ
スフ左ヘシフトし、（７ｒ　＋をｌｓｂに人）Ｅ？ｒる
ことにＪ、り除ムされる。

３、＝ｎ（’３Ｍ±Ｆ　：ｉ、：、み出しアドレスレジ
スフＬｔＶ　Ｉ　１−レジスフの内゛ｄとＸＯＲされ、
ぞの結末はＶｌｆ−レジスウにん：憤（（れる。ゼロ経
路がＵ口をチェックし、１０レッＩｔ丁ネーブル１［が
目−ド公れる。

／１．Ｉ’ＩＮ＋）：ＦＩＮＩ’）ピッ１〜はＶｌｒレ
ジスタのｉｓｂ中にＤ−ド（プツシ１）され、ｔｊにジ
ノｌ−＝ＪるにのすＪ＋伯はＩ）ｌＪＳＩｌｌＦの１５
別な形態である。

１↑ｌ　　１．ＭＳＳのプｎｔ？ツリ■ネーブル［Ｆは
ワードの全てのセルに送られる。

１−ネーブルＥ君、ＬプロセッサＴネーｌル論ＬＬ１１
装胃の入りの、Ｌうな卆てのセルｒ使用され、セルのロ
ーカルス［りとＭＰＲへの古込みエネーブルをυ１ｉｌ
Ｉｌする、２、Ｐｔ１ＳＨＩ　Ｆｅｂなう萌にＩＫ熾り
、ｔジスタＣＣ，Ｎ、／、（’）＆［’ｌ−ドＶるｆＪ
ｎ、したは、ｌ１２ｐｌＩ帖作をｔｉｌｔう。これはエ
ネーブルのセルのみで１１じる。。

ｕｓ　１２　Ｊ４　　（外部バスインター７１４２機能
）０、　１バス　　−１！（通バス １、　　Ｎｏｔ） ２、　　Ｘバス　　一艷共通バス ：（、几通バス　−訃ＸバスＩＦ（チップ１ｉＴｌ竹→
ブップ選Ｕυ−貞４゜　Ｙハｌ　　　−ＪｔｉＬハスＩ
　Ｆ　　Ｘ／Ｙ　　４１−一貞５．１（通バス　→Ｙバ
スｌ「ｌｆＸ／Ｙ旧、＋チップ活性）＋チップ選択Ｊ−
貞（ｉ、／バス　　−シＪ（通バスＩＦ　　Ｉ／７　４
１−真７、　」（通バス　−ｔ／バスＩＦＩ目／７４＋
、ヂツア活性）＋チツア選択］−真第１３３　ｋ　（Ｗ
ｌ’ｌ’ｔ？ルＩ１０υ１す１１装若機能）ｉ？Ｉ）ｔ
ｏ）　／〜ＶＲ１＋１　”　　△＋０１　／１ｌｔｌｌ
　　Ｓ工１１Ｒ−匝００　　　　Ｎｏｔ） １　　　　　　　　　　０　　　　　０　　　　Ｎｏｔ
）ｎ　　　　　　　　　　　１（３Ｎ０Ｐ１　　　　　
　　　　　１　　　　　０　　　　ＮＯρ０　　　　　
　　　　　　　　　　　　　　　０　　　　　　　　　
　１　　　　　　　１ＭｒＨセえ　閑　一本−ｐＩＩｓ
　　Ｉ１０データ １　　　　　　　　　　０　　　　　１　　　トＩｓ　
　Ｉ１０１０データ→１）ＲＡ　（Ｖｌ ０　　　　　　　　　　１　　　　　１　　　　ＩＭＩ
）Ｒｎ（Ｖｌ　−＋１８　　Ｉ１０データ １　　　　　　　　　　０　　　　　１　　　トＩｓ　
　Ｉ１０データ→１　Ｍ　１）ｆ＜＾　（Ｖ） 寥ｆｉ向はＩＭＩ）ｌマに関してである。

”　　　Ｖ−１１３Ｉ　、１０右効７ＦＬ／ス仙’Ｎ　
’１　４　表（シｌ甲セルバスインターフ【イス機能）
（）、ハ辿バス　→Ｐ〜ＩＩ）Ｒ（イＩ効アドレス）１
．１（通バス　−トＬ’ＭＩ）Ｒ（エネーブル論Ｊ甲セ
ル）２、　Ｒ１１ｉハス−１１’ＭＤＩ　＜７トＬ、１
ス１りＬｔ）３、Ａ１．ｔＪ　　Ｄバス（■ネーブル論
理レル）−１ｔ−通バス、Ｊ（通バストうイバ番まプル
ゲランのみ活性４、八Ｉ（Ｉｔ）バス（／ドレスレルｉ
−几通バスｈ、　ｒ’Ｍｌ）ｒシ（ｒ＋効アドレス）−
）ハ通パス→ＰＭＩ）Ｒ（、ｒネーブル論理［ｌセル〉
６、Ａｌｔｌｌ）パス（Ｌネーブル論理ｅル）→ハ通バ
スー１１）Ｍｌ）Ｒ（ｌネーブル論理ｔ？Ａｚ）７、自
−力ルメしり−１’ＭＤＩ（゛ｒネーＩル論理セル）８
、＋ｉ−ノＪルメしり−）ｌ）Ｍｉ）Ｒ（アドレスレル
）り、ＰＭＩ）Ｒ（ｒネーｆＪＩｉ論理１ｒル）　−１
＋−１−ｈＡｔｔ　Ｔ＋）１０、１１〜１１）Ｒ（Ｐト
Ｌ／ス１？ル）　　謝【＋−／ＪルメＬす＋１．　ｌ”
ｌ−カルメしり→１〜ＩＩ）ＲＡ（仝−川用ル）＋２．
　　ＩＭＩ）Ｉセ（全輪１甲レル）→ローノＪルメＵす
１３、　ｎ−ｈルメｆ’）−１１Ｍｌ）Ｒ＋＋　　（全
１５ＪＩＴ／Ｌｚ）＋４．　　ＩＭｎＲ（仝論理１？Ａ
／）　”ｎ−ｈＪＬｔメｔ　’）Ｉｔ、　　ＮＯ＋’ ＋ｉ）　　ｌ’＋ｉ！の条イ′１が満ＸｉＩされるどさ
゛［１−カルス［りに書込むために、−１：込みＴネー
ブル（よ１１？ルづつ１′ｊにＪ！’される。

【図面の簡単な説明】

第１図は、本発明によるアレイチップを示すブロック図
であり、第２図は、アレイチップで使用される論理セル
を示して説明されるブロック図であり、第３図は、本発
明によるメモリセルブロックを示すブロック図であり、
第４図は、命令バスのタイミングを示す一連のタイミン
グの図であり、第５図は、本発明による共通制鉗論理を
示すブロック図であり、第６図は、本発明によって使用
することのできるバス配置を示す一連の図であり、第７
図は、本発明による２−４レベル変換器を示すブロック
図であり、第８図は、外部バスインターフェースを示す
ブロック図であり、第９図は、高速人カフ・出力インタ
ーフェースを示すブロック図であり、第１０Ａ図および
第１０Ｂ図は、ＲＡＭ行アドレス論理を示すブロック図
であり、第１１図は、論理セル制御ｌＩ論理を示すブロ
ック図であり、第１２図は、論理セル使用可能化論理を
示すブロック図であり、第１３図は、論理セルバスイン
ターフェースを示すブロック図であり、第１４図は、多
重ポートＲＡＭを示すブロック図であり、第１５Ａ図、
第１５Ｂ図、および第１６因は、静止メモリセルを示す
ブロック図であり、第１７図は、状況レジスタ代替入力
を示すブロック図であり、第１８図は、多重ポートＲＡ
　Ｍアドレス復号器を示すブロック図であり、第１９図
は、経路論理の概要を示す一連のブロック図であり、第
２０Ａ図、第２０Ｂ図、および第２０Ｃ図は、桁上げ経
路マルチプレクサ、ゼロ経路マルチプレクサ、使用可能
化経路マルチプレクサを示すブロック図であり、第２１
図は、ＡＬＵ　　Ｄバスマルチプレクサを示すブロック
図であり、第２２図は、ＡＬＬｌ路マルデマルチプレク
サブロック図であり、第２３図は、ＭＱ代替入力マルチ
ブレクサを示すブロック図であり、第２４図は、ＭＱ経
路マルチプレクサを示すブロック図であり、第２５図は
、状況経路マルチプレクサを示すブロック図であり、第
２６図は、ループ経路マルチプレクサを示すブロック図
であり、第２７図は、プール命令経路の概要を示すブロ
ック図であり、第２８図は、類いプール命令データ経路
を示すブロック図であり、第２９図は、良いプール命令
を示すブロック図であり、第３０図は、無活動状態のス
ライス動作を示すブロック図であり、第３１図は、単一
ワードシフト命令経路の概要を示すブロック図であり、
第３２図は、算術的あるいは論理的シフトあるいは回転
右のく短い）データ経路を示すブロック図あり、第３３
図は、算術的あるいは論理的シフトあるいは回転右の（
長い）データ経路を示すブロック図であり、第３４図は
、論理的シフトあるいは回転右のく短い）データ経路を
示すブロック図であり、第３５図は、論理的シフトある
いは回転右の（長い）データ経路を示すブロック図であ
り、第３６図は、２重ワードシフト命令経路の概要を示
すブロック図であり、第３７図は、２重論理シフトある
いは回転右（短い）データ経路を示すブロック図であり
、第３８図は、２重論理的シフトあるいは回転右の（短
い）データ経路を示すブロック図であり、第３９図は、
２重の算術的あるいは論理的シフトあるいは回転右のく
短い）データ経路を示すブロック図であり、第４０図は
、２重算術的あるいは論理的シフトあるいは回転右のく
長い）データ経路を示すブロック図であり、第４１図は
、交換命令経路の概要を示すブロック図であり。第４２
図は、交換（短い）データ経路を示すブロック図であり
、第４３図は、交換〈艮い）データ経路を示すブロック
図であり、第４４図は、インタデータプロセッサ４重シ
フト左およびシフト右経路の概要を示すブロック図であ
り、第４５図は、インタデータプロセッサ４重シフト左
データ経路を示すブロック図であり、第４６図は、イン
タデータプロセッサ４重シフト右データ経路を示すブロ
ック図であり、第４７図は、４ｍシフト経路の概要を示
すブロック図であり、第４８図は、４重シフト左（矧い
）データ経路を示すブロック図であり、第４９Ａ図およ
び第４９Ｂ図は、Ａを下、Ｂを上として組合わせたとき
４重シフト左の（長い）データ経路を示すブロック図で
あり、第５０図は、４重算術的シフト右のく短い）デー
タ経路を示すブロック図であり、第５１Ａ図および第５
１Ｂ図は、両図を組合わせたとき４重譚術的シフト右の
（長い）データ経路を示すブロック図であり、第５２図
は、６４ビットワードに対する回転左を示すブロック図
であり、第５３図は、譚術的シフト左（短い）データ経
路を示すブロック図であり、第５４図は、瞳術的シフト
左の（長い）データ経路を示すブロック図であり、第５
５図は、２重算術的シフト左（類い）データ経路を示す
ブロック図にあり、第５６図は、２重ＩＩ術的左のく長
い）データ経路を示すブロック図であり、第５７図は、
固定された乗専の最初の経路のＲ要であり、第５８図は
、固定された乗算の最初の（ツΩい）データ経路を示す
ブロック図であり、第５９図は、固定された乗算の最初
の（長い）データ経路を示すブロック図であり、第６０
図は、固定された乗算経路の概要を示すブロック図であ
り、第６１図は、固定された乗算の中間の（短い）デー
タ経路の概要を示すブロック図であり、第６２図は、固
定された乗算の中間のく長い）データ経路の概要を示す
ブロック図であり、第６３図は、固定されたｆ！算の最
後の経路の概要を示すブロック図であり、第６４図は、
固定されたＲ後の（短い）データ経路を示すブロック図
であり、第６５図は、固定された乗ｎの最後の（長い）
データ経路を示すブロック図であり、第６６図は、固定
された割算の最初の経路の概要を示すブロック図であり
、第６７図は、固定された割算の最初のく短い）データ
経路を示すブロック図であり、第６８図は、固定された
割算の最初のく長い）データ経路を示すブロック図であ
り、第６９図は、固定された割算の中間の経路の概要を
示すブロック図であり、第７０図は、固定された割算の
中間のく短い）データ経路を示すブロック図であり、第
７１図は、固定された割算の中間の（長い）データ経路
を示すブロック図であり、第７２図は、固定された割惇
のｎ後の経路の概要を示すブロック図であり、第７３図
は、固定された割算の最後のく短い）データ経路を示す
ブロック図であり、第７４図は、固定された割算の最後
の（長い）データ経路を示すブロック図であり、第７５
図は、発見経路の使用を示すブロック図であり、第７６
図は、制御１Ｂ置のセルプロセッサアレイを示すブロッ
ク図である。 ２００〜２１９・・・論理セルプロセッサ、２２０〜２
３９・・・ＤＲＡＭセル、２４０・・・列復号器、２４
１・・・Ｈ８Ｉ／′Ｏインターフェース、２４２・・・
外部バスインターフェース。 出願人代理人　弁理士　鈴江武彦 Ｆ［Ｇ、３ γ　　　　　　　Ｘ Ｏ） く α 〇− Σ ０　　　　　　　−一 ト 田 ０匡＋ＬＬＬＩ Ｏ＜の」 ｏ、［ｖｐｐＢ］ Ｎ０ＴＥＩ　［ｖｐＲＡ］　！ＭｕＬＴＩＰＬＩＣＡＮ
Ｄ　（ｕＮｃＨＡＮＧＥＤｌ［ＭＰＲθ］　−ｐＲｏｏ
υＣＴ　ＭＳａＳ［ＭＱ］ｍＭｕＬＴＩＰＬＩＥＲＴＨ
ＥＮ　ＰＲＯＤＬＪＣＴ　ＬＳＢＳＦＩＧ、　！；７ ＡＬＵ　　０Ｐ−Ａ＋Ｂ◆ＣＩＮ　　ＩＦ　　５ＦＦ−
１゜ＥＬＳＥ　　Ｂ中ＣＩＮ、（ＣＩＮ−０１ＦＩＧ、
乙θ

Claims (14)

【特許請求の範囲】
1. （１）行および列のマトリクスに配列された複数のプロ
   セッサを使用する型式のセルアレイであって、前記アレ
   イの各プロセッサが演算動作を行なうために水平方向お
   よび垂直方向で左右および上下に他のプロセッサと通信
   できるセルアレイにおいて、 複数の前記プロセッサは行に配列されるアドレス情報を
   発生させるために前記行中に２以上の前記プロセッサが
   設けられ、 発生された前記アドレス情報を受取るために前記行の前
   記２以上のプロセッサに結合される別々のメモリ手段を
   備えていることを特徴とするセルアレイ。
2. （２）別々の前記各メモリがダイナミックランダムアク
   セスメモリ（ＤＲＡＭ）である特許請求の範囲第１項記
   載のセルアレイ。
3. （３）２以上の前記プロセッサが前記行中で隣接してい
   る特許請求の範囲第１項記載のセルアレイ。
4. （４）前記行中の前記プロセッサが所定数のビットに適
   合する共通バスに接続され、前記行中のその他のプロセ
   ッサを選択するために２以上の前記プロセッサが前記バ
   スを介して前記復号器に結合するようにアドレス復号手
   段が前記バスに結合されている特許請求の範囲第１項記
   載のセルアレイ。
5. （５）前記アドレス復号手段が前記所定数より少ない数
   の第１のビットを使用することによって前記メモリを選
   択するために各プロセッサに関係する前記メモリ手段に
   結合される行復号器を含む特許請求の範囲第４項記載の
   セルアレイ。
6. （６）前記アドレス復号手段が、前記メモリ手段に結合
   され、前記所定数より少ない数の第２のビットを使用す
   ることによって列のプロセッサを選択する列復号器を含
   む特許請求の範囲第５項記載のセルアレイ。
7. （７）各プロセッサが、前記行中のどのプロセッサが前
   記アドレスを発生させるために選択されるかを決定する
   ためにアドレスデータを記憶する論理手段を含んでいる
   特許請求の範囲第１項記載のセルアレイ。
8. （８）前記行中の前記複数のプロセッサのうちの２つが
   演算動作を行なうために前記行中の他のプロセッサに前
   記アドレス発生を提供するように選択することができる
   特許請求の範囲第７項記載のセルアレイ。
9. （９）前記論理手段が多重ポートＲＡＭを備えている特
   許請求の範囲第７項記載のセルアレイ。
10. （１０）前記アドレス発生プロセッサにデータを転送す
    るために前記バスに結合される手段を備えている特許請
    求の範囲第４項記載のセルアレイ。
11. （１１）前記各プロセッサが１６ビットプロセッサであ
    る特許請求の範囲第１項記載のセルアレイ。
12. （１２）前記共通バスがデータの３２ビットに適合する
    特許請求の範囲第４項記載のセルアレイ。
13. （１３）第１の所定数のビットが行アドレスを決定し、
    第２の所定数のビットが列アドレスを決定する特許請求
    の範囲第４項記載のセルアレイ。
14. （１４）前記第１および第２の所定数のビットが８であ
    る特許請求の範囲第１３項記載のセルアレイ。