JPS62137795A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To enable a register to have data holding functions by itself and also to decrease the number of component transistors to attain a high degree of integration with a semiconductor storage device, by using a latch circuit combined with CMOS inverters to constitute a data register of a SAM part. CONSTITUTION:Data are already read out of a memory cell together with bit lines 1 and 2 set at H and L respectively. When a data transfer signal 7 is set at H, both transistors TRQ7 and Q8 are turned on. Thus the data are supplied to a data register 30. Here TRs Q11 and Q10 are turned on and TRs Q9 and Q12 are turned off respectively and therefore nodes N3 and N4 are set at H and L respectively. Then the data are fetched by the register 30. When a selection signal 9 sent from a selector is set at H, the data are outputted to a serial output bus. In such a way, the input data can be held by a latch circuit provided in the register 30. Furthermore, the number of transistors constituting the semiconductor storage device can be decreased and therefore a control signal is simplified.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特に、シリアル出
力機能を内蔵するものに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a semiconductor memory device, and particularly to one having a built-in serial output function.

〔従来の技術〕[Conventional technology]

第２図は例えば、日経エレクトロニクス（’　８５゜８
．１２）　ｐ２２２に掲載された従来の２ポートのメモ
リのデータレジスタ及びその周辺の回路図である。Figure 2 shows, for example, Nikkei Electronics ('85゜8
．． 12) It is a circuit diagram of the data register and its peripheral parts of the conventional 2-port memory published on page 222.

この２ポートのメモリはランダムアクセスメモリ部とシ
リアルアクセスメモリ部とを備えたメモリであり、図に
おいて、１はビット線、２はビット線、３はデータレジ
スタ、４，５はシリアル出力バス、６ばデータレジスタ
プリチャージ信号、７はデータ転送信号、８はデータレ
ジスタイネーブル信号、９はセレクタからの選択信号で
ある。This two-port memory is a memory equipped with a random access memory section and a serial access memory section, and in the figure, 1 is a bit line, 2 is a bit line, 3 is a data register, 4 and 5 are serial output buses, and 6 is a bit line. For example, 7 is a data register precharge signal, 7 is a data transfer signal, 8 is a data register enable signal, and 9 is a selection signal from a selector.

次に動作について説明する。Next, the operation will be explained.

第３図は、データがビット線がらデータレジスタに取り
込まれるまでの各信号のタイミングを示したものである
。今、すでにＲＡＭ部のメモリセルから読み出されたデ
ータは、ビット線に出力されており、ビ・ノド線１が“
Ｈ”、ビット線２が′Ｌ”の状態であったとする。まず
、データレジスタイネーブル信号８が“Ｌ”となってデ
ータレジスタ３が活性化される。次にデータレジスタプ
リチャージ信号６が“Ｈ”となって、トランジスタＱｌ
、Ｑ２．Ｑ３がオンし、ノードＮｌ、Ｎ２がともに“Ｈ
”にプリチャージされる。さらに、データ転送信号７が
“Ｈ”になると、トランジスタＱ４．Ｑ５がオンする。FIG. 3 shows the timing of each signal until data is taken in from the bit line to the data register. Now, the data read from the memory cells in the RAM section has already been output to the bit line, and the bit line 1 is "
Suppose that the bit line 2 is in the 'L' state and the bit line 2 is in the 'L' state. First, the data register enable signal 8 becomes "L" and the data register 3 is activated. Next, the data register precharge signal 6 becomes "H", and the transistor Ql
, Q2. Q3 turns on, and nodes Nl and N2 both become “H”.
Furthermore, when the data transfer signal 7 becomes "H", transistors Q4 and Q5 are turned on.

今、ｌ・ランジスタＱ６がオンしているので、ノードＮ
１が“Ｌ”となり、データレジスタ３にデータが取りこ
まれる。この状態でセレクタからの選択信号９が“Ｈ”
になると、シリアル出力へ′ス４，５にデータが出力さ
れる。Now, since l transistor Q6 is on, node N
1 becomes “L” and data is taken into the data register 3. In this state, the selection signal 9 from the selector is “H”
When this happens, data is output to serial output ports 4 and 5.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、従来の装置では、データレジスタに蓄え
られるデータは、ノードＮ１またはＮ２の浮遊容量に蓄
えられる電荷だけであるので、すぐにデータが消えてし
まい、これを保持しようとすると、リフレッシュを行う
などしなくてはならなかった。また本メモリの構成に要
するトランジスタ数も多かった。However, in conventional devices, the data stored in the data register is only the charge stored in the stray capacitance of node N1 or N2, so the data disappears quickly, and if you try to retain it, you have to refresh it. I had to. Furthermore, the number of transistors required to configure this memory was large.

この発明は、上記のような従来の問題点を解消するため
になされたもので、データの保持機能を持ち、かつ構成
トランジスタ数の少ないデータレジスタを有する半導体
記憶装置を得ることを目的とする。The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to obtain a semiconductor memory device having a data holding function and having a data register with a small number of constituent transistors.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る半導体記憶装置は、ＳＡＭ部のデータレ
ジスタをＣＭＯＳインバータ２つを組み合わせたランチ
回路等で構成したものである。In the semiconductor memory device according to the present invention, the data register of the SAM section is configured with a launch circuit or the like that is a combination of two CMOS inverters.

〔作用〕[Effect]

この発明においては、ＳＡＭ部のデータレジスタ内のデ
ータがラッチ回路によって保持されるので、データ保持
のためにリフレッシュする等の必要がなく、また、構成
トランジスタ数も少なくすることができ、制御信号も簡
単化される。In this invention, the data in the data register of the SAM section is held by the latch circuit, so there is no need for refreshing to hold the data, the number of constituent transistors can be reduced, and the control signal is also reduced. Simplified.

〔実施例〕〔Example〕

第１図はこの発明の一実施例によるデータレジスタ及び
その周辺回路の回路図である。図において、１はビット
線、２はビット線であり、それぞれＲＡＭ部のメモリセ
ルにつながれている。今はデータレジスタ、４．５はシ
リアル出力バス、７はデータ転送信号、９はセレクタか
らの選択信号、１０はラッチ回路を構成するＣＭＯＳイ
ンパークである。FIG. 1 is a circuit diagram of a data register and its peripheral circuits according to an embodiment of the present invention. In the figure, 1 is a bit line, and 2 is a bit line, each of which is connected to a memory cell in the RAM section. Currently, the data register, 4.5 is a serial output bus, 7 is a data transfer signal, 9 is a selection signal from a selector, and 10 is a CMOS impark forming a latch circuit.

次に動作について説明する。Next, the operation will be explained.

第３図において、すでにメモリセルからはデータが読み
出されており、ビット線１は“Ｈ”、ビット線２は“Ｌ
″の状態であるとする。データ転送信号７がＨ”になる
と、トランジスタＱ７゜Ｑ８がオンとなり、データレジ
スタ舎内にデータが入って来る。このときトランジスタ
Ｑｌ、ＩＱＩＱがオン、トランジスタＱ９．Ｑ１０がオ
フとなるので、ノードＮ３はＨ′、ノードＮ４はＬ″と
なり、データレジスタ今にデータが取り込まれる。In FIG. 3, data has already been read from the memory cell, and bit line 1 is "H" and bit line 2 is "L".
When the data transfer signal 7 becomes H, transistors Q7 and Q8 are turned on, and data enters the data register. At this time, transistors Ql and IQIQ are turned on, and transistors Q9. Since Q10 is turned off, node N3 becomes H' and node N4 becomes L'', and data is now taken into the data register.

ここで、セレクタからの選択信号９が“Ｈ”になると、
シリアル出力バスにデータが出力される。Here, when the selection signal 9 from the selector becomes "H",
Data is output to the serial output bus.

このように本実施例の半導体メモリでは、データレジス
タ内に設けたラッチ回路により入力データを保持するこ
とができる。また本メモリを構成するトランジスタ数が
少なくなり、そのため制御信号を簡単化できる。In this way, in the semiconductor memory of this embodiment, input data can be held by the latch circuit provided in the data register. Furthermore, the number of transistors constituting this memory is reduced, and therefore control signals can be simplified.

なお、上記実施例では、２ポートのメモリに使用した例
を示したが、本発明は２ポートメモリに限らず、シリア
ルアクセスのみのメモリにも通用可能である。In the above embodiment, an example is shown in which the present invention is used in a 2-port memory, but the present invention is not limited to a 2-port memory, but can also be applied to a memory only for serial access.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、ＣＭＯＳインバータ
を組合わせたラッチ回路を用いてＳＡＭ部のデータレジ
スタを構成したので、レジスタ自体がデータ保持機能を
持つことができ、又、構成トランジスタ数を少な（でき
、集積化上有利である。As described above, according to the present invention, since the data register of the SAM section is configured using a latch circuit combined with a CMOS inverter, the register itself can have a data holding function, and the number of constituent transistors can be reduced. It is advantageous in terms of integration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明によるデータレジスタ及びその周辺回
路の回路図、第２図は従来のデータレジスタの回路図、
第３図は従来のデータレジスタの動作タイミング図であ
る。 図中、３０はデータレジスタ、１０はＣＭＯＳインバー
タである。 なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a circuit diagram of a data register and its peripheral circuit according to the present invention, FIG. 2 is a circuit diagram of a conventional data register,
FIG. 3 is an operation timing diagram of a conventional data register. In the figure, 30 is a data register, and 10 is a CMOS inverter. Note that the same reference numerals in the figures indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] （１）ランダムアクセスメモリ（以下ＲＡＭと略す）部
とシリアルアクセスメモリ（以下ＳＡＭと略す）部を備
えた２ポートの半導体記憶装置において、 上記ＲＡＭ部からのデータを取り込む上記ＳＡＭ部のデ
ータレジスタが、ＣＭＯＳインバータを組み合わせたラ
ッチ回路を有するものであることを特徴とする半導体記
憶装置。(1) In a two-port semiconductor storage device equipped with a random access memory (hereinafter abbreviated as RAM) section and a serial access memory (hereinafter abbreviated as SAM) section, a data register of the SAM section that takes in data from the RAM section. A semiconductor memory device characterized in that it has a latch circuit that combines a CMOS inverter.