JPS62132292A - Address transition detecting circuit - Google Patents
Address transition detecting circuitInfo
- Publication number
- JPS62132292A JPS62132292A JP60271032A JP27103285A JPS62132292A JP S62132292 A JPS62132292 A JP S62132292A JP 60271032 A JP60271032 A JP 60271032A JP 27103285 A JP27103285 A JP 27103285A JP S62132292 A JPS62132292 A JP S62132292A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- address
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス信号の変化に応じて動作を開始するｍ
子回路、殊に半４本メモリ集積回路のアドレス信号の変
化を検出する回路いわゆるアドレス遷移検出回路に関す
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention starts operation in response to a change in an address signal.
The present invention relates to a circuit for detecting a change in an address signal of a child circuit, particularly a half-quadruple memory integrated circuit, a so-called address transition detection circuit.
本発明はラッチ回路と遅延回路からなるアドレス信号の
立ち下がり専用の検出回路と、別のラッチ回路と遅延回
路からなるアドレス信号０立ち上がり専用の検出回路を
設け、それぞれの検出回路の出力全合成してアドレス遷
移検出回路の出力とするとともに、アドレス信号の立ち
下がりヲ検出したら立ち上がり専用の演出回路をリセッ
トして初期状態にし、逆に立ち丘がりを演出したら立ち
下がり専用Ｖ）演出回路をリセットすることにより常に
次のアドレス信号の変化を充分に間隔？おいた場合のア
ドレス信号変化と同様の条件で促えられるようＫなり、
最後のアドレス信号の変化からパルスの後縁筐で〇一定
の時間を確保した検出パルスを得る、つまり誤動作■な
いアドレス遷移演出回路を実現するものである。The present invention provides a detection circuit dedicated to the fall of the address signal consisting of a latch circuit and a delay circuit, and a detection circuit dedicated to the rise of the address signal 0 consisting of another latch circuit and delay circuit, and performs full synthesis of the outputs of each detection circuit. In addition, when a falling edge of the address signal is detected, the production circuit dedicated to rising is reset to the initial state, and conversely, when a falling of the address signal is produced, the V) production circuit dedicated to falling is reset. Is it possible to always space the next address signal change sufficiently apart? K so that it can be prompted under the same conditions as the address signal change when the
This is to obtain a detection pulse that secures a constant time at the trailing edge of the pulse from the last change in the address signal, that is, to realize an address transition production circuit that does not malfunction.
従来のアドレス遷移演出回路は若干の回路の差はあるも
のの基本的には帆８図■様にインバータによる遅延回路
と、ＥＸＯＲ回路Ｏ組合せで、アドレス信号の変化した
とき遅延回路の遅延時間分だけの検出パルスを得る構成
になっている。Although there are some circuit differences, conventional address transition production circuits are basically a combination of an inverter-based delay circuit and an EXOR circuit O, as shown in Fig. It is configured to obtain a detection pulse of .
〔発明が解決しようとする問題点及び目的〕しかし前述
した従来の回路では＠９図（α）のタイミングチャート
に示す様にアドレス信号の変化が充分にｍｌ ｌｔおい
て＾れば設計ＩＭ通りのパルス幅を持った出力を得るが
、眞９図（ｂ）及び窮９図（ｃ）に示す様に遅延回路の
遅延時間より短い時間内にアドレスが２度板ｈｉ化する
とアドレス遷移検出回路のパルス幅は設計直よりも狭く
なってよい、かつ最終のアドレス信号変化点と検出パル
スρ後縁の時間的関係が狂ってしまい、以後この演出パ
ルスを利用して動く回路の誤動作の原因となる。[Problems and objects to be solved by the invention] However, in the conventional circuit described above, as shown in the timing chart in Figure 9 (α), if the change in the address signal is sufficiently delayed, the design IM can be achieved. Although an output with a pulse width is obtained, as shown in Figure 9 (b) and Figure 9 (c), if the address goes high twice within a time shorter than the delay time of the delay circuit, the address transition detection circuit The pulse width may be narrower than the original design, and the temporal relationship between the final address signal change point and the trailing edge of the detection pulse ρ will be out of order, which may cause malfunctions of circuits that operate using this production pulse from now on. .
そこで本発明はこＯような間聰点を解決するも■で、そ
の目的とするところはアドレス信号がど７）ｌａｐ Ｋ
変化してもすぐに検出出方が得られるのみならず必ず最
後のアドレス変化点から検出パルスυ後縁までの時間が
一定の間隔を保つようなアドレス遷移演出回路を提供す
ることにある。Therefore, the present invention solves this problem, and its purpose is to change the address signal to 7) lap K.
To provide an address transition producing circuit which not only provides a detection pattern immediately even if there is a change, but also always maintains a constant time interval from the last address change point to the trailing edge of a detection pulse υ.
本発明のアドレス遷移検出回路は
ａ）アドレス信号をセット端子に入方する第１のラッチ
回路と
ｂ）前記第１のラッチ回路の出方信号を入方し、その遅
延信号を出力として前記第１のラッチ回路■リセット端
子に供給する巣１の遅延回路と、Ｃ）アドレス信号、も
しくは第１のランチ回路の出力信号あるいは内部信号、
もしくは第１■遅延回路の出力信号あるいは内部信号の
組合せによって論理がｔＮ改される＠ １ ＯＩ）セッ
トｆＫ号発生回路と、
ｄ）アドレス１ｇ号？セット端子に入方するａ２のラッ
チ回路と
ｅ）Ｍｉ前記酊２のラッチ回路の出カ龜°号を入方し、
その遅延信号を出力として前記第２Ｖ）ラッチ回路のリ
セット端子に供給する姻２の遅延回路と。The address transition detection circuit of the present invention includes a) a first latch circuit that inputs an address signal into a set terminal; 1 latch circuit ■Delay circuit 1 that supplies the reset terminal; C) address signal or output signal or internal signal of the first launch circuit;
Or the logic is modified by tN by the combination of the output signal or internal signal of the 1st ■ delay circuit @ 1 OI) set fK generation circuit and d) address 1g? Input the latch circuit of a2 which enters the set terminal and the output pin of the latch circuit of e) Mi mentioned above,
A second delay circuit supplies the delayed signal as an output to the reset terminal of the second V) latch circuit.
ｆ）アドレス信号、もしくは第２のラッチ回路０出力信
号あるいは内部信号、もしくは第２の遅延回路の出力信
号あるｌＡは内部信号０組合せによって論理が構成され
る第２のリセット信号発生回路と、
ｇ）前記第１のラッチ回路からの出方信号、もしくは前
記第１のリセット信号発生回路からの出方信号ｌ■大入
力し、前記第２のラッチ回路からの出力信号、もしくは
前記第２のリセット信号発生回路からの出力信号を第２
入力とし、出方が本発明のアドレス遷移検出回路として
の出方となっている出力信号合成回路からなり、
ん）前記第１のリセット信号発生回路■出カ信号は前記
第２のラッチ回路及び嬉２の遅延回路の両方、もしくは
少くとも一方に供給され、前記第２のリセット信号発生
回路の出力信号は前記第１Ｖ）ラッチ回路、及び姻１０
遅延回路の両方、もしくは少くとも一方に供給されてい
ることを特数とする。f) an address signal, or a second latch circuit 0 output signal, an internal signal, or a second delay circuit output signal lA is a second reset signal generation circuit whose logic is configured by a combination of internal signals 0; ) The output signal from the first latch circuit or the output signal from the first reset signal generation circuit l■ is input, and the output signal from the second latch circuit or the second reset signal is input. The output signal from the signal generation circuit is
an output signal synthesis circuit whose input is the output signal of the address transition detection circuit of the present invention, h) the first reset signal generation circuit; The output signal of the second reset signal generating circuit is supplied to both or at least one of the delay circuits of the first V) latch circuit, and the first V) latch circuit.
The special feature is that it is supplied to both or at least one of the delay circuits.
本発明の上記の構成によれば第１のう゛ノチ回路と嬉１
０遅延回路の組合せによりアドレス信号Ｏ立ち下がり（
立ち上がり）を検出し、かつ一定のパルス幅を作り、第
２のラッチ回路と第２０遅延回路Ｏ組み合せによりアド
レス信号の立ち上がり（立ち下がり）を険出し、から一
定の・くルス幅を作るというようにアドレス信号の立ち
下がりと立ち上がり０検出を別々の回路に祉目を分け、
更に嬶１のラッチ回路と第１０遅延回路によってアドレ
ス【信号の立ち下がり（立ち上がり）を検出したら、第
１のリセット信号発生回路によって第２のラッチ回路と
嶋２７）遅延回路からなるアドレス信号の立ち上がり（
立ち下がり）検出回路を初期状態に戻してすぐにアドレ
ス信号の立ち上がり（立ち下がり）を検出できるように
し、逆に第２のラッチ回路と第２の遅延回路によってア
ドレス信号の立ち上がり（立ち下がり）を検出したなら
ば、第２のリセット信号発生回路によって第１のう°ノ
チ回路と第１の遅延回路からなるアドレス信号の立ち下
がり（立ち上がり）検出回路を初期状態に戻し、すぐに
アドレス信号の立ち下がり（立ち上がり）ｖｃ−検出で
きるように用意させ、かつ立ち下がりを検出し、たパル
スと立ち上がりを検出したパルスを出力信号＠ｒ改回路
で合成しているので、本発明のアドレス遷移検出回路は
アドレス信号変化に対してすぐに反応してパルスを出し
、かつアドレス信号のどのような変化に対しても、一定
の輻を般低限保証したパルスを出力し、かつどのような
アドレス信号Ｏ変化を経由しても出力パルスの後縁と最
後のアドレス変化との間隔を一定に保つものである。According to the above configuration of the present invention, the first countercircuit and the
The fall of the address signal O (
It detects the rise (rise) and creates a constant pulse width, and uses the combination of the second latch circuit and the 20th delay circuit O to make the rise (fall) of the address signal abrupt, and then creates a constant pulse width. The fall and rise 0 detection of the address signal is divided into separate circuits.
Furthermore, when the fall (rise) of the address signal is detected by the first latch circuit and the tenth delay circuit, the first reset signal generation circuit generates the second latch circuit and the second delay circuit. (
The falling edge) detection circuit is returned to its initial state so that it can immediately detect the rising edge (falling edge) of the address signal, and conversely, the second latch circuit and second delay circuit detect the rising edge (falling edge) of the address signal. Once detected, the second reset signal generation circuit returns the address signal falling (rising) detection circuit consisting of the first counter circuit and the first delay circuit to the initial state, and the address signal is immediately reset to the initial state. The address transition detection circuit of the present invention is prepared so that it can detect falling (rising) vc-, and the falling pulse and the rising pulse are synthesized by the output signal@r circuit. It outputs a pulse in immediate response to a change in the address signal, and it outputs a pulse that guarantees a constant intensity within the general range in response to any change in the address signal, and This is to keep the interval between the trailing edge of the output pulse and the last address change constant even if the output pulse passes through.
第１図は本発明り第１０実施ＶＡＪを示す回路図である
。第１図において破線１０１で囲まれた回路は第１１７
）ラッチ回路、破線１０２で囲まれた回路は第１の遅延
回路、破線１０３で囲まれた回路は第１のリセット信号
発生回路、破線１０４で囲まれた回路は第２のラッチ回
路、破線１０５で囲まれた回路は第２の遅延回路、破線
１０６で囲まれた回路は第２のリセット信号発生回路、
破線１０７で囲まれた回路が出力信号＠ｒ成回路である
。また端子１０８はアドレス信号入力端子であり、端子
１０９は本発明のアドレス遷移検出回路としての出力端
子である。ラッチ（ロ）路１０１ｉｊＮＡＮＤ回路１１
０とＮＡＲＤ回路１１１によって構成され、ＮＡＮＤ回
路１１０の第１ゲートはアドレス信号入力端子１０８に
接続され、第２ゲートはＮＡＮＤ回路１１１の出力が接
続され、ＮＡＮＤ回路１１１の第１ゲートはＮＡＮ Ｄ
回路１０１の出力が接続されている。遅延回路１０２は
ＮＡＮＤ回路１１２とＮＯＲ回路１１３とＮＡＮＤ回路
１１４によって構成されている。ＮＡＮＤ回路１１２の
第１ゲートとＢＩＡＮＤ回路１１４の第１ゲートには前
記ラッチ回路１０１０中Ｑ Ｎ Ａ Ｎ Ｄ回路１１０
の出力が接続されている。ＮＯＲ回路１１３の弛１ゲー
トはＮＡＮＤ回路１１２の出力に接続され、ＮＡＮＤ回
路１１４の第２ゲートはＮ。FIG. 1 is a circuit diagram showing a tenth embodiment of VAJ according to the present invention. In FIG. 1, the circuit surrounded by a broken line 101 is the 117th circuit.
) Latch circuit, the circuit surrounded by broken line 102 is the first delay circuit, the circuit surrounded by broken line 103 is the first reset signal generation circuit, the circuit surrounded by broken line 104 is the second latch circuit, broken line 105 The circuit surrounded by 106 is a second delay circuit, the circuit surrounded by a broken line 106 is a second reset signal generation circuit,
The circuit surrounded by a broken line 107 is an output signal @r forming circuit. Further, the terminal 108 is an address signal input terminal, and the terminal 109 is an output terminal as an address transition detection circuit of the present invention. Latch (b) path 101ij NAND circuit 11
The first gate of the NAND circuit 110 is connected to the address signal input terminal 108, the second gate is connected to the output of the NAND circuit 111, and the first gate of the NAND circuit 111 is connected to the NAND circuit 111.
The output of circuit 101 is connected. The delay circuit 102 includes a NAND circuit 112, a NOR circuit 113, and a NAND circuit 114. The QNAND circuit 110 in the latch circuit 1010 is connected to the first gate of the NAND circuit 112 and the first gate of the BIAND circuit 114.
output is connected. The 1st gate of the NOR circuit 113 is connected to the output of the NAND circuit 112, and the 2nd gate of the NAND circuit 114 is connected to the 1st gate of the NAND circuit 112.
Ｒ回路１１３の出力に接続されている。ＮＡＮＤ回路１
１４の出力は遅延回路出力信号１２９として前記ラッチ
回路１０１の中ＤＨＡＮＤ回路１１１０鼾２ゲートに接
続されている。リセット信号発生回路１０３はＮＯＲ回
路１１５とインバータ回路１１６によりてｖＩ成されて
いる。ＮＯＲ回路１１５の第１ゲートは前記ラッチ回路
１０１！７）ＮＡＮＤ回路１１１の出力に接続され、第
２ゲートはアドレス信号入力端子１０８に接続されてい
る。It is connected to the output of the R circuit 113. NAND circuit 1
The output of 14 is connected as a delay circuit output signal 129 to the DHAND circuit 1110 in the latch circuit 101. The reset signal generation circuit 103 is configured with a NOR circuit 115 and an inverter circuit 116. The first gate of the NOR circuit 115 is connected to the output of the latch circuit 101!7) NAND circuit 111, and the second gate is connected to the address signal input terminal 108.
インバータ回路１１６のゲートはＮＯＲ回路１１５の出
力に接続されている。インバータ回路１１６のゲートけ
ＮＯＲ回路１１５の出力に接続されている。インバータ
回路１２６のゲートはアドレス信号入力端子１０８に接
続され、アドレスの反転信号を作っている。ラッチ回路
１０４はＭＡＮＤ回路１１７とＮＡＮＤ回％ １１８１
Ｃヨツ”Ｃ構５Ｍ。The gate of the inverter circuit 116 is connected to the output of the NOR circuit 115. It is connected to the output of the gated NOR circuit 115 of the inverter circuit 116. The gate of the inverter circuit 126 is connected to the address signal input terminal 108 to generate an inverted address signal. The latch circuit 104 and the MAND circuit 117 perform NAND times % 1181
C Yotsu” C structure 5M.
され、ＮＡＮＤＵ：！Ｊ昭１１７の第１ゲートは前記イ
ンバータ回路１２６の出力に接続され、姻２ゲートはＮ
ＡＮＤ回路１１８の出力に接続され、ＮＡＮＤ回路１１
８０第１ゲートセＮＡＮＤ回路１１７の出力に接続され
ている。遅延回路１０５はＮＡＮＤ回路１１９とＮＯＲ
回路１２０とＮＡＮＤ画路１２１によって構成されてい
る。ＮＡＮＤ回路１１９の第１ゲートとＮＡＮＤ回路１
２１！７）第１ゲートは前記ラッチ回路１０４０中のＮ
ＡｊｌＤ回路１１７の出力に接続されている。ＮＯＲ回
路１２（１）＠１ゲートは１ＪＡｌｌｉＤ回路１１９の
出力に接続されてｉる。ＮＡＲＤ回路１２１の第２ゲー
トはＮＯＲ回路１２００出力に接続されている。And NANDU:! The first gate of JSho 117 is connected to the output of the inverter circuit 126, and the second gate is connected to N
connected to the output of the AND circuit 118, and connected to the output of the NAND circuit 11
80 first gate is connected to the output of the NAND circuit 117. The delay circuit 105 is a NAND circuit 119 and a NOR
It is composed of a circuit 120 and a NAND circuit 121. The first gate of NAND circuit 119 and NAND circuit 1
21!7) The first gate is N in the latch circuit 1040.
It is connected to the output of the AjID circuit 117. The NOR circuit 12(1)@1 gate is connected to the output of the 1JAlliD circuit 119. The second gate of NARD circuit 121 is connected to the NOR circuit 1200 output.
ＮＡＮＤ［ｇｌ回路２１の出力は遅延回路出力信号１３
４として前記ランチ回路１０４の中■ＮＡＮＩＪ回路１
１８の醜２ゲートに接続されている。リセット信号発生
回路１０６はＮＯＲ回路１２２とインバータ回路１２３
から構成されている。へ〇Ｒ回路１２２の第１ゲートは
前記ラッチ回路１０４の中のＮＡＲＤ回路１１８ｖ）出
力に接続され、窮２ゲートは前記インバータ回路１２６
の出力に接続されている。インバータ回路１２３０入力
μＮＯＲ回路１２２ｖ）ゲートに接続されている。NAND[gl circuit 21 output is delay circuit output signal 13
4, NANIJ circuit 1 in the launch circuit 104
Connected to 18 ugly 2 gates. The reset signal generation circuit 106 includes a NOR circuit 122 and an inverter circuit 123.
It consists of The first gate of the R circuit 122 is connected to the NARD circuit 118v) output in the latch circuit 104, and the second gate is connected to the inverter circuit 126.
connected to the output of The inverter circuit 1230 input μNOR circuit 122v) is connected to the gate.
出力信号合成回路１０７はシＡＮＤ回路１２４とインバ
ータ回路１２５によって構成されている。The output signal synthesis circuit 107 is composed of an AND circuit 124 and an inverter circuit 125.
ＮＡＮＤ回路１２４０第１ゲートは前記ランチ回路１０
１Ｄ中θＮＡＮＤ回路１１１の出力が接続され、＠２グ
ートハ前記ラッチ回路１０４７）中ＤＮＡＮＤ回路１１
８の出力が接続されている。インバータ回路１２５のゲ
ートはＮＡＮＤ回路１２４の出力に接続され、出力は本
発明のアドレス遷移噴出回路の出力端子１０９に接続さ
れている。The first gate of the NAND circuit 1240 is connected to the launch circuit 10.
The output of the θNAND circuit 111 in 1D is connected, and the DNAAND circuit 11 in the latch circuit 1047) is connected to the
8 outputs are connected. The gate of the inverter circuit 125 is connected to the output of the NAND circuit 124, and the output is connected to the output terminal 109 of the address transition injection circuit of the present invention.
リセット信号発生回路１０３の窮１のリセット信号１３
１であるＮＯＲ回路１１５７）出力は遅延回路１０５の
中’Ｉ）ＮＯＲ回路１２０■第２ゲートに接続され、窮
２のリセット信号１３２であるインバータ回路１１６の
出力は遅延回路１０５の中のＮＡＲＤ回路１１９の第２
ゲートとラッチ回路１０４の中θＮＡＮＤ回路１１８■
第３ゲートに接接されている。リセット信号発生回路１
０６の第１０リセ７ト慣号１３６’ｅあるＩＪＯＲ回ｍ
１２２の出力は遅延回路１０２の中θＮＯＲ回路１１３
０第２ゲートＶＣ接続され、嬶２０リセットは号１３７
″Ｃ：あるインバータ回路１２３０出力μ遅延回路１０
２ρ中ＩＱＩＪＡＮＤ回路１１２の第２ゲートとラッチ
回路１ｏｌＯ中ＤＨＡＮＤ回路１１１の麻３ゲートに接
続されて＾る。また遅延回路１０２．１０５Ｃ１中１７
）ＮＡＲＤ回路１１２，１１４゜１１９．１２１は高レ
ベルのゲート入力信号に対しては遅く応答し、低レベル
０ゲート入力信号に対しては速く応答するように、飼え
ばＣＭＯ日０場合ＰチャネルＭＯ８ＦＥＴとＮチャネル
ＭＯ８ＦＥｉＴのコンダクタンス定数Ｉｌｔ設定しであ
る。The most important reset signal 13 of the reset signal generation circuit 103
The output of the NOR circuit 1157) is connected to the second gate of the delay circuit 105, and the output of the inverter circuit 116, which is the reset signal 132, is connected to the second gate of the delay circuit 105. 119 second
θNAND circuit 118 in the gate and latch circuit 104
It is connected to the third gate. Reset signal generation circuit 1
06's 10th reset 7th convention 136'e certain IJOR times m
The output of 122 is the θNOR circuit 113 in the delay circuit 102.
0 second gate VC connected, 20 reset is No. 137
``C: An inverter circuit 1230 output μ delay circuit 10
It is connected to the second gate of the IQIJAND circuit 112 in 2ρ and to the hemp 3 gate of the DHAND circuit 111 in the latch circuit 1olO. Also delay circuit 102.17 in 105C1
) NARD circuits 112, 114゜119, 121 respond slowly to a high level gate input signal and quickly respond to a low level 0 gate input signal. and the conductance constant Ilt of the N-channel MO8FEiT.
また同じく遅延回路１０２．１０！ＭＤ中ＱＮＯＲ回路
１１３，１２０は低レベル０ゲート入力信号に対しては
遅く応答し、高レベルＤゲート入力信号に対しては速く
応答するように設定しである。Also, delay circuit 102.10! The MD QNOR circuits 113 and 120 are set to respond slowly to a low-level 0 gate input signal and quickly to a high-level D gate input signal.
さて以上の回路においてラッチ回路１０１と遅延回路１
０２０組合せによってアドレス信号０立ち下がりを検出
する。つ“まりアドレス１言号入力端子１０８が初め高
レベルであう友とするとＮＡＮＤ回路１１０の出力信号
１２８μ低レベル、ＭＡＮＤ回路１１１の出力は号１３
０■篩レベル、ＮムＮＤ回路１１２の出力は高レベル、
ＮＯＲ回路１１３０出力な低Ｌ／ ヘル、 Ｎ Ａ １
１ Ｄ 回ｉ％ ｌ ｌ ４１７）出力は高レベルとな
っている９次にアドレスＤ号入力端子１０８が１氏レベ
ルに変るとＮＡＮＤ回路１１０の出力信号１２８は高レ
ベルになるが、ＮＡＮＤ回路１１２．ＭＡＩＤ回路１１
４はともに高レベルのゲート入力信号Ｉ／ｃ対して遅く
応答するように、またＮＯＲ回路１１３は低レベル０ゲ
ート入力信号に対して遅く応答するように設計されてい
るのでＨＡＮＤ回路１１４’）出力信号１２９は遅延時
間分だけ高レベルｆｔ保った後、低レベルに変る。した
がってＮＡＮＤ回路１１０Ｖ）出力信号１２８が高レベ
ルＫｆりた丘陵にＮＡＮＤ回路１１１！７）出力信号１
３０は低レベルに変り、その後ＨＡＮＤ回路１１４０出
力信号１２９が一定の遅延時間後、低レベルＶＣ変った
時、高レベルＶＣ変る。したがってＮＡＲＤ回路１１１
の出力信号１３０にはアドレス信号り立ち下がり時に遅
延回路１０２Ｔ：設定した遅延時間分に相当する幅■パ
ルス出力が得られる。ラッチ回路１０４と遅延回路１０
５０組み合せはラッチ回路１０１と遅延回路１０２０組
会せと同じでおり、ただアドレス信号入力端子１０８の
信号がインバータ回路１２６を通ってラッチ回路１０４
Ｃ１ＨＡＮＤ回路１１７に供給されている■でラッチ回
路１０４と遅延回路１０５の組合ぜによりてアドレス店
号入力端子１０８０は号０立ち上がりを検出しＭＡＩＤ
回路１１８′７）出力からパルス出力が得られる。出力
信号合成回路１０７０中７）ＮＡＲＤ回路１２４は立ち
下がり演出パルスを出″ｒ信号線１３０と立ち上がり噴
出パルスを出す信号線１３５ｆｔ入力しているＯでアド
レス遷移演出回路の出力端子１０９にはアドレス信号０
立ち下がりと立ち上がりに対応した一定の幅Ｏパルスが
出力される９以上がアドレス信号の変化から次Ｏ変化ま
での時間が遅延回路１０２．１０５の遅延時間より充分
に長＾場会、つまり基本的な場合の動作であり、第２図
はこ０基本的な場合の各信号り波形を示したタイミング
チャート図である。なお嘉２図において各波形の左に示
した番号と第１図の回路υ中に示した番号は対応してお
り、それぞれの場所における信号波形を示すもＯである
。またＴＡＴｒｉアドレスＤ変比カラ重比カラ出力パル
スでの時間を示し、’ｎｏはパルス幅を示している１次
に従来のアドレス遷移検出回路では誤動作するような場
合のアドレス信号変化に対して本発明のアドレス遷移検
出回路Ｏ動作を第３図、＠４図のタイミングチャート図
とともに説明する。なお第３図、＠４図においても各波
形の左に示した番号と第１図の回路の中の番号は対応し
ており、それぞれの場所における信号波形を示して＾る
。第３図はアドレス信号入力端子１０８において遅延回
路の遅延時間より短い間に一度変化したアドレスが元に
戻ってしまう場合のｇＩｈＰ１１″を示したものである
。さてこのようなアドレス信号の短時間り変化に対して
も第１図の回路はアドレス信号の立ち上がり変化と立ち
下がり変化を別々の回路で演出しているので、第３図の
アドレスＤ最後の変化である立ち下がりにおいてＮＡＮ
Ｄ回路１１１の出力である出力信号１３０には第３図の
タイミングチャートに見られるように前の状態に影響を
受けることなく一定の出カッくルスが得られるのでアド
レス遷移検出回路の出力端子１０９にはアドレス０最初
の変化をとらえｆｃ信号１３５０パルスと後の変化をと
らえた信号１３００合成されたＴＷＯより広いノ（ルス
幅Ｄ ’ｒｗ、の／（ルスが得られている。ここでＴＷ
ｌ ■〕くシス０前縁はアドレスＤ最初Ｏ変化に対応し
ており、 ＴＶ、のパルスＤＩ縁は最後のアドレスＯ変
化からＴＡの時間を経たところに対応じている。Now, in the above circuit, the latch circuit 101 and the delay circuit 1
The fall of the address signal 0 is detected by the 020 combination. In other words, if the address 1 word input terminal 108 is initially at a high level, the output signal of the NAND circuit 110 is 128μ low level, and the output of the MAND circuit 111 is No. 13.
0 ■ Sieve level, Nmu ND circuit 112 output is high level,
NOR circuit 1130 output low L/HELL, NA 1
1 D times i% l l 417) The output is at a high level 9th When the address D input terminal 108 changes to the 1 degree level, the output signal 128 of the NAND circuit 110 becomes a high level, but the NAND circuit 112 ．． MAID circuit 11
4 are designed to respond slowly to a high level gate input signal I/c, and the NOR circuit 113 is designed to respond slowly to a low level 0 gate input signal, so the HAND circuit 114') output The signal 129 remains at a high level ft for a delay time, and then changes to a low level. Therefore, the NAND circuit 111! 7) Output signal 1
30 changes to low level, and then, after a certain delay time, when the HAND circuit 1140 output signal 129 changes to low level VC, it changes to high level VC. Therefore, NARD circuit 111
The output signal 130 of the delay circuit 102T: When the address signal falls, a pulse output with a width corresponding to the set delay time is obtained. Latch circuit 104 and delay circuit 10
50 combination is the same as the latch circuit 101 and delay circuit 1020 combination, except that the signal at the address signal input terminal 108 passes through the inverter circuit 126 to the latch circuit 104.
With the combination of the latch circuit 104 and the delay circuit 105, the address store name input terminal 1080 detects the rising edge of the number 0 and MAID is supplied to the C1HAND circuit 117.
A pulse output is obtained from the circuit 118'7) output. 7) In the output signal synthesis circuit 1070, the NARD circuit 124 outputs a falling effect pulse and the output terminal 109 of the address transition effect circuit receives an address signal at the input O signal line 130 and the signal line 135ft that generates a rising ejection pulse. 0
9 or more, in which constant width O pulses corresponding to falling and rising edges are output, the time from the address signal change to the next O change is sufficiently longer than the delay time of delay circuits 102 and 105, that is, the basic FIG. 2 is a timing chart showing the waveforms of each signal in this basic case. Note that the numbers shown on the left of each waveform in FIG. 2 correspond to the numbers shown in the circuit υ of FIG. 1, and O indicates the signal waveform at each location. In addition, TATri indicates the time in the address D conversion ratio color weight ratio color output pulse, and 'no' indicates the pulse width. The operation of the address transition detection circuit O of the invention will be explained with reference to timing charts shown in FIGS. 3 and 4. Also in Figures 3 and @4, the numbers shown to the left of each waveform correspond to the numbers in the circuit of Figure 1, indicating the signal waveforms at each location. Figure 3 shows gIhP11'' when an address that once changed at the address signal input terminal 108 returns to its original state in a time shorter than the delay time of the delay circuit. Regarding changes, the circuit in Figure 1 uses separate circuits to produce the rising and falling changes of the address signal, so at the last change in the address D in Figure 3, the falling edge, the NAN
As shown in the timing chart of FIG. 3, the output signal 130, which is the output of the D circuit 111, has a constant output current without being affected by the previous state. The fc signal 1350 pulse that captures the first change in address 0 and the signal 1300 that captures the later change are combined to obtain a width D'rw, which is wider than TWO.Here, TW
l ■] The leading edge of cis0 corresponds to the first O change of address D, and the edge of pulse DI of TV corresponds to a time TA after the last change of address O.
嘉４図はアドレス信号入力端子１０８において遅延回路
の遅延時間より短い間に一度変化したアドレスが元に戻
ってしまい、更に再び変化した場合０動作を示したも■
である。さて最初ＯアドレスＯ立ち上がり■変化ＩＣ対
し、立ち１がりＤ演出回路であるラッチ回路１０４と遅
延回路１０５０組は反応して出力パルスを信号１３５よ
り出すが、次０アドレスＤ立ち下がりＤｉ比によってう
゛ノチ回路１０１と遅延回路１０２Ｄ組によって立ち下
がりθ噴出パルスを信号１３０より出力するとリセット
信号発生回路１０３はリセット信号１３１．１３２１に
発生して、立ち上がりの検出回路であるラッチ回路１０
４と遅延回路１０５を初期状態に戻してしまう、つまり
すぐに次の立ち上がりを検出できる状態にする。したが
って＠４図に示す最後のアドレスの立ち上がりの変化に
対し、前のアドレス信号変化から時間が短かくとも正常
に反応することが出来る。したがってアドレス遷移検出
回路の出力端子１０９１Ｃは嘉４図のＴ−のＩくルス幅
の出力が得られる。なおパルスＴＶ、の前縁はアドレス
信号の最初の変化に対応し、ｖｋ縁は最後０アドレス信
号の最初０変化に対応し、ｖｋ縁は最後のアドレス信号
の変化からＴＡの時間を経たところＶＣ対応している。Figure 4 shows that if the address that once changed at the address signal input terminal 108 returns to its original state within a time shorter than the delay time of the delay circuit, and then changes again, 0 operation is shown.
It is. Now, the latch circuit 104 and the delay circuit 1050 set, which are the rising 1 rising D production circuit, react to the first O address O rising ■ change IC and output an output pulse from the signal 135, but depending on the next 0 address D falling Di ratio, When the notch circuit 101 and the delay circuit 102D set output a falling θ ejection pulse from the signal 130, the reset signal generation circuit 103 generates a reset signal 131.1321 and outputs the latch circuit 10, which is a rising detection circuit.
4 and the delay circuit 105 is returned to its initial state, that is, it is brought into a state where it can immediately detect the next rising edge. Therefore, it is possible to respond normally to the change in the rising edge of the last address shown in Figure @4 even if the time from the previous address signal change is short. Therefore, the output terminal 1091C of the address transition detection circuit obtains an output having the width of the I curve of T- in FIG. Note that the leading edge of the pulse TV corresponds to the first change of the address signal, the vk edge corresponds to the first 0 change of the last 0 address signal, and the vk edge corresponds to the VC after a time TA has passed since the last change of the address signal. Compatible.
なお嘉１図の回路においてリセット信号発生回路１０６
はアドレスの立ち上がり演出回路であるラッチ回路１０
４と遅延回路１０５が立ち上がりを検出し、信号１３５
からノくルスを出力したとき、立ち下がり検出回路であ
るラッチ回路１０１と遅延回路１０２ｔ−初期状態に設
定するものである。Note that in the circuit shown in Figure 1, the reset signal generation circuit 106
is a latch circuit 10 which is an address rise producing circuit.
4 and the delay circuit 105 detect the rising edge, and the signal 135
When a signal is output from the latch circuit 101 and the delay circuit 102t, which are falling detection circuits, are set to the initial state.
以上の様にアドレスの立ち下がり検出用としてラッチ回
路１０１と遅延回路１０２０組と、アドレス■立ち上が
り検出用としてラッチ回路１０４と遅延回路１０５の組
と匹うようにそれぞれ専用の回路を設け、立ち下がりを
検出したらリセット信号発生回路１０３によってラッチ
回路１０４．！：遅延回路１０５をリセットし、立ち上
がりを検出した：ら１〃セット虞号発生回路１０６によ
ってラッチ回路１０１と遅延回路１０２をリセットして
いるので短時間のアドレスの変化にも必ず対応でき。As described above, dedicated circuits are provided to match the latch circuit 101 and delay circuit 1020 pairs for detecting the falling edge of the address, and the pair of latch circuit 104 and delay circuit 105 for detecting the rising edge of the address. When the reset signal generation circuit 103 detects the latch circuit 104. ! : The delay circuit 105 was reset and a rising edge was detected. :Ra1 Since the latch circuit 101 and the delay circuit 102 are reset by the set fear generating circuit 106, it is possible to respond to short-time address changes without fail.
かつ出力パルスの後縁と最後のアドレス信号変化との間
隔を常にＴムに保つことが可能となっている。Moreover, it is possible to always maintain the interval between the trailing edge of the output pulse and the last address signal change to Tm.
范５図は本発明の窮２の実施列を示す回路図である。嬉
５図は基本的１１図■回路と同じ構成であり、異なる点
は嘉１図り回路のインバータ回路１２６の役目を第５図
の回路ではインバータ回路５２６とインバータ回路５２
７に置き換えたことであり、アドレス信号上用ｉるか、
アドレス信号り反転信号？用いるかは本質的な問題では
ないことを示す為ρ実施例である。Figure 5 is a circuit diagram showing the second embodiment of the present invention. The circuit in Figure 5 has the same basic configuration as the circuit in Figure 11.
7, and for use on the address signal,
Address signal or inverted signal? The ρ example is given to show that it is not an essential problem whether it is used or not.
第６図は本発明０嬶３の実施例を示す回路図である。帆
６図は基本的ＶＣＣｌ２Ｏ回路と同じｒ１１Ｆｉ５ｔで
あり、異なる点は出力信号合成回路Ｄ２（固■人カゲー
トＯ接続を変えたのみであって、嘉６図０回路ではリセ
ット信号発生回路１０３７）中■インバータ回路１１６
ＧＯ出力とリセット信号発生回路１０６の中のインバー
タ回路１２３０出力を出力信号＠ｒ成回路６０７０入力
信号として利用している。第６図の実施列の回路は出力
信号合成回路０入力として立ち下がり検出パルスと立ち
上がり検出パルスＯ情報を持つている信号でさえあるな
らば、特定Ｖ）信号にこだわらなくとも良いことを示し
ている。FIG. 6 is a circuit diagram showing an embodiment of part 3 of the present invention. Figure 6 is r11Fi5t, which is the same as the basic VCCl2O circuit, and the difference is that the output signal synthesis circuit D2 (only the connection of the fixed gate O is changed; in the circuit shown in Figure 6, the reset signal generation circuit 1037) is different. ■Inverter circuit 116
The GO output and the output of the inverter circuit 1230 in the reset signal generation circuit 106 are used as input signals to the output signal @r formation circuit 6070. The circuit in the implementation column of FIG. 6 shows that it is not necessary to be particular about a specific V) signal as long as the signal has falling detection pulse and rising detection pulse O information as input to the output signal synthesis circuit 0. There is.
飢７図は本発明の襄４の実施列を示す回路図である。嘉
７図は基本的に第１図Ｏ回路と同じ溝数であり、異なる
点は第１図Ｏラッチ回路１０１’）中ｖ）Ｎ Ａ Ｎ
Ｄ回路１１１０リセット入力は遅延回路１０２の出力信
号１２９とリセット信号発生回路１０６の出力信号１３
７０２本を利用していたが、第７図０回路ではラッチ回
路７０１の中■ＮＡＮＤ回路７１１のリセット入力は遅
延回路７０２の出力信号のみとしている。そ■ため遅延
回路７０２ではＮＡＲＤ回路７３０とインバータ回路７
３１を設けＷＡＮＤ回路７３０■嬉１ゲートにはＮＡＮ
Ｄ回路１１４■出力を接続し、第２ゲートにはリセット
信号発生回路１０６の中Ｄインバータ回路１２３の出力
を接続して＾る。また同様の理由で遅延回路７０５の中
にＨＡＮＤ回路７３２とインバータ回路７３３を設けて
いる。この第７図の！ｊ！施的の回路はラッチ回路と遅
延回路■リセットの仕方は様々にあることを示してｈる
。Fig. 7 is a circuit diagram showing an implementation row of the casing 4 of the present invention. Figure 7 basically has the same number of grooves as the O circuit in Figure 1, and the difference is in the O latch circuit 101') in Figure 1.
The reset input of the D circuit 1110 is the output signal 129 of the delay circuit 102 and the output signal 13 of the reset signal generation circuit 106.
However, in the circuit shown in FIG. 7, the reset input of the NAND circuit 711 in the latch circuit 701 is only the output signal of the delay circuit 702. Therefore, in the delay circuit 702, the NARD circuit 730 and the inverter circuit 7
31 is installed and the WAND circuit 730 ■ NAN is connected to the 1st gate.
The output of the D circuit 114 is connected, and the output of the middle D inverter circuit 123 of the reset signal generation circuit 106 is connected to the second gate. Furthermore, for the same reason, a HAND circuit 732 and an inverter circuit 733 are provided in the delay circuit 705. This figure 7! j! The circuit shown here consists of a latch circuit and a delay circuit.■It shows that there are various ways of resetting.
また回路図としては示さなかったが、遅延回路の遅延時
間を稼ぐために遅延回路の論理な何段で＊ａしても良く
、また特別にキャパシタヲ追加しても良いことはいうま
でもない。Also, although it is not shown in the circuit diagram, it goes without saying that *a may be used in any logical stage of the delay circuit in order to increase the delay time of the delay circuit, and that a special capacitor may be added. .
またリセット信号の作り方も、各ラッチ回路、遅延回路
に応じて様々な回路構成が可能である。Furthermore, various circuit configurations can be used to generate the reset signal depending on each latch circuit and delay circuit.
以上述べたように本発明によればアドレス信号の立ち下
がり検出回路と立ち上がり検出回路をそれぞれ専用の回
路を設け、立ち下がりを検出したら立ち上がり検出回路
をリセットして初期状態に戻し、立ち上がりを検出した
ら立ち下がり検出回路をリセットし、出力信号にはそれ
ぞれＤパルスを合成して＾るＯでアドレス信号の変化に
素早く反応し、かつ短時間のアドレス君号変ｆヒにも必
ず応答し、かつ出力パルスの後縁と最後０アドレス変化
との間隔を常に一定ＶＣ保つ、つまりはどυようなアド
レス信号の変化に対しても誤動作つないアドレス遷移検
出回路を提供するという効果がある。As described above, according to the present invention, dedicated circuits are provided for the fall detection circuit and the rise detection circuit of the address signal, and when a fall is detected, the rise detection circuit is reset to return to the initial state, and when a rise is detected, the rise detection circuit is reset to the initial state. The falling detection circuit is reset, and each output signal is synthesized with a D pulse. This has the effect of always keeping the interval between the trailing edge of the pulse and the last 0 address change at a constant VC, that is, providing an address transition detection circuit that does not malfunction in response to any change in the address signal.
嶋１図は本発明のアドレス遷移検出回路Ｏ娼１の実施列
を示す回路図、第２図、第３図、窮４図は第１図の回路
の各場合の動作波形上水したタイミングチャート図、第
５図は本発明の第２０大施列全示した回路図、第６図は
本発明の飢３の実施列を示した回路図、＠７図は本発明
の第４■央砲列を示した回路図、第８図は従来■アドレ
ス遷移検出回路の回路図、嬉９図（α） 、 （ｂ）
、 （Ｃ）は窮８図の回路の動作波形を示したタイミン
グチャート図である。
１０１，１０４，７０１，７０４・・ラッチ回路
１０２．１０５，７０２，７０５・番遅延回路１０３．
１０６・・リセット信号発生回路１０７．６０７・・出
力信号合成回路
１０８・・アドレス信号入力端子
１０９・・アドレス遷移検出回路出力端子１１０．１１
１，１１２，１１４，１１７，１１８．１１９，１２１
，１２４，６２４，７１１．７１８．ｆｆ３０，７３２
−・ＮＡＮＤ回路１１３．１１５，１２０．１２２−＠
ＮＯＲ回路
１１６．１２３，１２５，１２６，５２６，５２７．７
３１．７３３・・インバータ回路以上
出願人 セイコーエプソン沫式会肚
７）ルス」１ぢ１父協ｄ幻７５４．、ａノイミソ゛シー
Ｙ目第２０
７）−４壬料金ルミＬ本Ｑノイミ〉グ号−−Ｌ（社）第
４の
旭°しス朴ΔりさナヒビＤＳ６、Ｃ）■Ｉ３、υ０葛、
５霞
第６の
アト−し又＃＄ｉｏｍｔ＝ｘ！、■
第７のFigure 1 is a circuit diagram showing an implementation column of the address transition detection circuit 1 of the present invention, and Figures 2, 3, and 4 are timing charts showing the operating waveforms of the circuit in Figure 1 in each case. Figure 5 is a circuit diagram showing the entire 20th main row of the present invention, Figure 6 is a circuit diagram showing the third implementation row of the present invention, and Figure 7 is a circuit diagram showing the 4th central cannon of the present invention. A circuit diagram showing columns, Figure 8 is a circuit diagram of a conventional address transition detection circuit, Figure 9 (α), (b)
, (C) is a timing chart showing the operating waveforms of the circuit in Figure 8. 101, 104, 701, 704... Latch circuit 102. 105, 702, 705... Delay circuit 103.
106...Reset signal generation circuit 107.607...Output signal synthesis circuit 108...Address signal input terminal 109...Address transition detection circuit output terminal 110.11
1,112,114,117,118.119,121
, 124,624,711.718. ff30,732
-・NAND circuit 113.115, 120.122-@
NOR circuit 116.123, 125, 126, 526, 527.7
31.733... Inverter circuit or above Applicant: Seiko Epson 7) Luz' 1. , a Noimi Socie Y No. 20 7) - 4 I3, υ0 kudzu,
5 Kasumi No. 6 Ato Shimata #$iomt=x! ,■ Seventh
Claims (1)
ラッチ回路と ｂ）前記第１のラッチ回路の出力信号を入力し、その遅
延信号を出力として前記第１のラッチ回路のリセット端
子に供給する第１の遅延回路と、ｃ）アドレス信号、も
しくは第１のラッチ回路。出力信号あるいは内部信号、
もしくは第１の遅延回路の出力信号あるいは内部信号の
組合せによって論理が構成される第１のリセット信号発
生回路と、 ｄ）アドレス信号をセット端子に入力する第２のラッチ
回路と、 ｅ）前記第２のラッチ回路の出力信号を入力し、その遅
延信号を出力として前記第２のラッチ回路のリセット端
子に供給する第２の遅延回路と、ｆ）アドレス信号、も
しくは第２のラッチ回路の出力信号あるいは内部信号、
もしくは第２の遅延回路の回路の出力信号あるいは内部
信号の組合せによって論理が構成される第２のリセット
信号発生回路と、 ｇ）前記第１のラッチ回路からの出力信号、もしくは前
記第１のリセット信号発生回路からの出力信号を第１入
力とし、前記第２のラッチ回路からの出力信号、もしく
は前記第２のリセット信号発生回路からの出力信号を第
２入力とし、出力が本発明のアドレス遷移検出回路とし
ての出力となつている出力信号合成回路からなり、 ｈ）前記第１のリセット信号発生回路の出力信号は前記
第２のラッチ回路及び第２の遅延回路の両方、もしくは
少なくとも一方に供給され、前記第２のリセット信号発
生回路の出力信号は前記第１のラッチ回路、及び第１の
遅延回路の両方、もしくは少くとも一方に供給されてい
ることを特徴とするアドレス遷移検出回路。(1) a) a first latch circuit that inputs an address signal to a set terminal; and b) an output signal of the first latch circuit that inputs the output signal and outputs the delayed signal to a reset terminal of the first latch circuit. c) an address signal or a first latch circuit; output signal or internal signal,
or a first reset signal generation circuit whose logic is configured by a combination of output signals or internal signals of the first delay circuit; d) a second latch circuit that inputs the address signal to the set terminal; and e) the second latch circuit. a second delay circuit that inputs the output signal of the second latch circuit and supplies the delayed signal as an output to the reset terminal of the second latch circuit; and f) an address signal or an output signal of the second latch circuit. Or an internal signal,
or a second reset signal generation circuit whose logic is configured by a combination of output signals or internal signals of the second delay circuit; and g) an output signal from the first latch circuit or the first reset. The output signal from the signal generation circuit is used as a first input, the output signal from the second latch circuit or the output signal from the second reset signal generation circuit is used as the second input, and the output is the address transition of the present invention. h) The output signal of the first reset signal generation circuit is supplied to both or at least one of the second latch circuit and the second delay circuit. An address transition detection circuit characterized in that the output signal of the second reset signal generation circuit is supplied to both or at least one of the first latch circuit and the first delay circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271032A JPS62132292A (en) | 1985-12-02 | 1985-12-02 | Address transition detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271032A JPS62132292A (en) | 1985-12-02 | 1985-12-02 | Address transition detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132292A true JPS62132292A (en) | 1987-06-15 |
Family
ID=17494449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271032A Pending JPS62132292A (en) | 1985-12-02 | 1985-12-02 | Address transition detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132292A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02273396A (en) * | 1988-12-27 | 1990-11-07 | Intel Corp | Timing circuit |
| US5715212A (en) * | 1995-11-30 | 1998-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising address transition detecting circuit having stable response characteristic for address signal conversion |
-
1985
- 1985-12-02 JP JP60271032A patent/JPS62132292A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02273396A (en) * | 1988-12-27 | 1990-11-07 | Intel Corp | Timing circuit |
| US5715212A (en) * | 1995-11-30 | 1998-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising address transition detecting circuit having stable response characteristic for address signal conversion |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6262938B1 (en) | Synchronous DRAM having posted CAS latency and method for controlling CAS latency | |
| US8004911B2 (en) | Memory system, memory device, and output data strobe signal generating method | |
| US6570800B2 (en) | High speed clock synchronous semiconductor memory in which the column address strobe signal is varied in accordance with a clock signal | |
| JPH06101227B2 (en) | Semiconductor memory device | |
| JP3815209B2 (en) | Generation of pulse signal from clock signal | |
| US7408394B2 (en) | Measure control delay and method having latching circuit integral with delay circuit | |
| JP2579876B2 (en) | Address transition detection circuit | |
| JPH07192470A (en) | Output circuit for semiconductor memory | |
| JP2001344994A (en) | Synchronous semiconductor memory | |
| JPS62132292A (en) | Address transition detecting circuit | |
| JP2532740B2 (en) | Address transition detection circuit | |
| US6819139B2 (en) | Skew-free dual rail bus driver | |
| US7768866B2 (en) | Method and system for preventing noise disturbance in high speed, low power memory | |
| JP2000100163A (en) | Semiconductor integrated circuit device | |
| JPS63313222A (en) | Key input device | |
| EP1267355A1 (en) | One-shot signal generating circuit | |
| JP3221483B2 (en) | Semiconductor storage device | |
| JP3147743B2 (en) | Dynamic latch circuit | |
| JPH05243928A (en) | Pulse generation circuit, pulse width expansion circuit, and pulse sum generation circuit | |
| JP3989099B2 (en) | Phase adjustment circuit | |
| TWI326876B (en) | Memory access circuit | |
| KR100218366B1 (en) | Predecoder circuit | |
| JPS58215787A (en) | Storage device | |
| JP2818563B2 (en) | Synchronous memory | |
| JPH0490196A (en) | Clock pulse detecting circuit |