JPS6213179A - Time base adjusting circuit for muse system sound decoder - Google Patents

Abstract

PURPOSE:To facilitate time base adjustment at a final adjusting stage by completing analog time base adjustment below one symbol period at the prestage of a time base expansion circuit and applying a digital time base adjustment being the integer number of multiple of a remaining symbol period in a pure digital time base expansion circuit. CONSTITUTION:Voice information is restored into a symbol string by a 4-phase demodulation circuit 12, the sound signal part is subjected to time base expansion by a time base expansion circuit 16 via a time base adjusting circuit 15A and restored into the sound data of a parallel bit pair by a differential demodulation circuit 17. The circuit 15A retards the symbol fed from the circuit 12 to the circuit 16 in the range of one symbol period or below so as to apply time base adjustment where the time difference between the symbol and the clock signal is the integer number of multiple of the symbol period. A time base adjusting circuit 15B retards the write command W' advanced by several tens of symbol periods in advance fed to the time base expansion memory in the circuit 16 by an integer number of multiple of the symbol period so as to apply a write command signal W where the appearance point of time and write start point of time of the sound signal at the head of each line are coincident to the circuit 16.

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、Ｍ　Ｕ　Ｓ　Ｅ方式の→Ｊ゛ウン１”デコー
ダー内に設置される時間軸調整回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention Industrial Field of Application The present invention relates to a time base adjustment circuit installed in a MUSE system →Jun1'' decoder.

従来の技術 現在、放送衛星などを利用する新テレビジョン放送サー
ビスの一環としてＭ　ＩＪ　Ｓ　Ｅ方式が計画されてい
る。BACKGROUND OF THE INVENTION Currently, the MIJSE system is being planned as part of a new television broadcasting service that uses broadcasting satellites and the like.

このＭ　ＩＪ　Ｓ　Ｅ方式は、従来画像信号と周波数分
割多重方式で送信していたアナログ音声信号を、ディジ
タル化したのち画像信号と時分割多重方式で送信するも
のである。The MIJSE method digitizes an analog audio signal, which has conventionally been transmitted with an image signal and a frequency division multiplexing method, and then transmits it with an image signal using a time division multiplexing method.

すなわち、送信側では、アリ−ログ信号をパルスコード
変調によってディジタル化したのち、１６分の１程度に
時間軸圧縮し、これを各映像フィールド間の垂直ブラン
キング期間内にバースト状に送信し、一方受信側では、
時間軸圧縮されたバースト状のディジタル信号を時間軸
伸張して連続的な音声信号に戻したのちアナログ信号に
変換するものである。That is, on the transmitting side, the alley-log signal is digitized by pulse code modulation, compressed on the time axis to about 1/16, and transmitted in bursts within the vertical blanking period between each video field. On the other hand, on the receiving side,
The time-axis compressed burst digital signal is time-axis expanded to return it to a continuous audio signal, and then converted to an analog signal.

さらに、Ｍ　ＩＪ　Ｓ　Ｅ方式では、画像信号はＦＭ変
調波として送出され、時間軸圧縮されたディジタル音声
信号は、画像信号のＦＭ変調に使用される搬送波（ＲＦ
キャリア）を差動４相位相変調したものとして送出され
る。このため、連続した２ビツトの音声データ対を差動
変調し７たデータ対をシンボルと称し、このシンボルと
いう概念を用いてＭ　ＩＪ　Ｓ　Ｅ方式の伝送フォーマ
ットを規定している。Furthermore, in the MIJSE system, the image signal is sent out as an FM modulated wave, and the time-domain compressed digital audio signal is transmitted as a carrier wave (RF
Carrier) is transmitted as a differential four-phase modulated signal. Therefore, a data pair obtained by differentially modulating a continuous 2-bit audio data pair is called a symbol, and the transmission format of the MIJSE system is defined using this concept of a symbol.

すなわち、Ｍ　Ｕ　Ｓ　Ｅ方式の伝送フォーマントは、
第３図に示すように、ライン番号と伝送サンプル番号で
規定され、各ラインは画像信号の１水平走査期間に該当
し、各伝送サンプルは１個のシンボルから成る。In other words, the transmission formant of the MUSE system is
As shown in FIG. 3, it is defined by a line number and a transmission sample number, each line corresponds to one horizontal scanning period of the image signal, and each transmission sample consists of one symbol.

４４ライン目から始まり５７６ライン目で終わる画像情
報の第１のフィールドと、６０５ライン目から始まり最
大の１１２５ライン目を経て次の５ライン目で終わる画
像情報の第２のフィールドの間に存在する垂直ブランキ
ング期間内に、３７ライン分の音声情報が送出される。It exists between the first field of image information starting from the 44th line and ending at the 576th line, and the second field of image information starting from the 605th line, passing through the maximum 1125th line, and ending at the next 5th line. Audio information for 37 lines is sent out within the vertical blanking period.

また、画像情１［３の第２のフィールドと次の第１のフ
ィールドの間に存在する垂直ブランキング期間内に３８
ライン分の音声情報が送出される。各音声情報領域の１
ラインには、４８０個の伝送サンプルが割当てられる。Also, within the vertical blanking period that exists between the second field of image information 1[3 and the next first field, 38
Audio information for each line is sent out. 1 for each audio information area
A line is assigned 480 transmission samples.

画像情報の第１．第２のフィールドは、画像信号と関連
の制御信号で構成され、音声悄幸し領域は音声信号と関
連の制御信号で構成される。Image information first. The second field is comprised of an image signal and associated control signals, and the audio pleasure area is comprised of an audio signal and associated control signals.

音声情報領域の大きさが交互に３７ライン分と３８ライ
ン分となるのは、映像信号をも含めた全信号系の同期を
図るためである。同じく同期の観点から、各音声情報領
域の伝送フォーマットには、１５フイールドに１回の割
合で周期的に出現するリープフィールドとその間に１４
回連続して出現する非リープフィールドの２種類が存在
する。The reason why the size of the audio information area is alternately 37 lines and 38 lines is to synchronize the entire signal system including the video signal. Similarly, from the viewpoint of synchronization, the transmission format of each audio information area includes a leap field that periodically appears once every 15 fields, and 14 fields in between.
There are two types of non-leap fields that appear twice in a row.

非リープフィールドもリープフィールドも、最終ライン
を除き、伝送サンプル番号２０から４７５までの音声信
号１１ｉ後に、ゴー１゛信号や導入シンボル信号などか
ら成る制御信号が配列された構成となっている。In both the non-leap field and the leap field, except for the last line, control signals such as a go 1 signal and an introduction symbol signal are arranged after the audio signals 11i of transmission sample numbers 20 to 475.

第３図に示したＭＵＳＥ方式の伝送フォーマットでは、
ビット同期やフレーム同門用の信号が音声情報側に含ま
れていないので、受信側の音声情報復調系統（サウンド
デコーダー）は、映像情報と音声情報を時間軸上で弁別
するのに必要なタイミング信号を映像復調系から受ける
ことになる。In the MUSE transmission format shown in Figure 3,
Since signals for bit synchronization and frame synchronization are not included on the audio information side, the audio information demodulation system (sound decoder) on the receiving side uses the timing signals necessary to distinguish between video information and audio information on the time axis. will be received from the video demodulation system.

しかしながら、映像復調が行われるアナログ系統と音声
復調が行われるディジタル系統では、信号の遅延時間に
かなりの開きがあるため映像復調側のタイミング信号を
そのまま音声復調側で使用することができず、両系統間
の時間軸の調整が必要になる。However, because there is a considerable difference in signal delay time between the analog system for video demodulation and the digital system for audio demodulation, it is not possible to use the timing signal from the video demodulation side as is on the audio demodulation side. It will be necessary to adjust the time axis between systems.

この時間軸調整は、通常、サウンドデコーダー側が、映
像復調側から供給されるタイミング信号に同期するよう
に、音声情報の時間軸を調整することにより行われてい
る。This time axis adjustment is usually performed by adjusting the time axis of the audio information so that the sound decoder side is synchronized with a timing signal supplied from the video demodulating side.

従来、サウンドデコーダー側における時間軸調整は、可
変遅延回路とレジスタ・ファイル等時間軸調整用のバッ
ファメモリを使用して音声情報の時間軸の調整を行って
いた。Conventionally, the time axis adjustment on the sound decoder side has been performed by using a variable delay circuit and a buffer memory for time axis adjustment such as a register file to adjust the time axis of audio information.

発明が解決しようとする問題点 上記従来の時間軸調整方式で４１、可変遅延回路による
時間軸の調整に手間がかかり、また時間軸＃＃調整用の
バッファメモリが余分に必要になるという問題がある。Problems to be Solved by the Invention The conventional time axis adjustment method described above has the problem that adjusting the time axis using a variable delay circuit takes time and requires an extra buffer memory for adjusting the time axis ##. be.

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明の時間軸調整回
路は、音声情報を４相位相復調してシンボル列に変換す
る位相復調回路と、この音声シンボル列を時間軸伸張す
る時間軸伸張回路との間に、１シンボル周期以内の時間
軸調整を行う第１の時間軸調整回路を備えている。Structure of the Invention Means for Solving Problems The time axis adjustment circuit of the present invention which solves the problems of the prior art described above includes a phase demodulation circuit that performs four-phase phase demodulation of audio information and converts it into a symbol string, and a phase demodulation circuit that demodulates audio information into a symbol string. A first time axis adjustment circuit that performs time axis adjustment within one symbol period is provided between the time axis expansion circuit that expands the symbol string on the time axis.

更に、本発明の時間軸調整は、時間軸伸張回路内の時間
軸伸張用メモリへの書込めタイミングをシンボル周期の
整数倍だけ可変できる第２の時間軸調整回路とを備えて
いる。Further, the time axis adjustment according to the present invention includes a second time axis adjustment circuit that can vary the write timing to the time axis expansion memory in the time axis expansion circuit by an integral multiple of the symbol period.

すなわち、本発明の時間軸調整回路は、１シンボル周期
以下のアナログ的な時間軸調整を時間軸伸張回路の前段
で済ま・Ｉ！てしまい、残るシンボル周期の整数倍のデ
ィジタル的な時間軸調整を純デイジタル回路としての時
間軸伸張回路内で行うごとにより最Ｖ！調整段階におけ
る時間軸調整作業を容易にするように構成されている。That is, the time axis adjustment circuit of the present invention allows analog time axis adjustment of one symbol period or less to be performed at the stage before the time axis expansion circuit. Therefore, each time the digital time axis adjustment of an integer multiple of the remaining symbol period is performed in the time axis expansion circuit as a pure digital circuit, the maximum V! It is configured to facilitate time axis adjustment work in the adjustment stage.

また、本発明の時間軸調整回路は、−］二二足ィジタル
的な時間軸調整を時間軸伸張メモリへの書込みタイミン
グの調整で行うことにより、時間軸調整のためのハソフ
ァメモリを不要とするように構成されている。Furthermore, the time axis adjustment circuit of the present invention eliminates the need for a haphazard memory for time axis adjustment by adjusting the timing of writing to the time axis expansion memory in a -]22-bit digital time axis adjustment. is configured to do so.

更に、本発明の時間軸調整回路は、上記アナログ的な第
１の時間軸調整回路を、半シンボル周期以上１シンボル
周期以下の最大遅延時間にわたってシンボルに付与する
遅延量をほぼ連続的に調整するアナログ的な可変遅延回
路と、シンボルに対しシンボル周期のほぼ半分の遅延量
を選ｔＲ的に付与するディジタル的な遅延回路との縦列
接続回路で構成することにより、全体としてはアナログ
的な時間軸調整を短時間で能率的に行えるように構成さ
れている。Furthermore, the time axis adjustment circuit of the present invention causes the analog first time axis adjustment circuit to almost continuously adjust the amount of delay given to the symbol over a maximum delay time of half a symbol period or more and one symbol period or less. By configuring a cascade-connected circuit consisting of an analog variable delay circuit and a digital delay circuit that selectively applies a delay amount of approximately half the symbol period to a symbol, an analog time axis is achieved as a whole. It is structured so that adjustments can be made efficiently in a short time.

以下、本発明の作用を実施例と共に詳細に説明する。Hereinafter, the operation of the present invention will be explained in detail together with examples.

実施例 第１図は、本発明の一実施例の時間軸調整回路が設置さ
れるＭ　ＴＪ　Ｓ　Ｆ、方式サウンドデコーダーの構成
を、映像情報の復調系と共に示す機能ブロック図である
。Embodiment FIG. 1 is a functional block diagram showing the configuration of an MTJ SF type sound decoder in which a time axis adjustment circuit according to an embodiment of the present invention is installed, together with a video information demodulation system.

入力端子ＩＮには、第３図に示すような映像情報と音声
情報で変調された搬送波が供給され、ダウンコンバータ
ー２０で映像情報帯域の周波数に変換される。この映像
情報帯域に含まれる映像情報は、ＦＭ復調器２１で各種
の同期信号とアナログヘースバンド映像信号に変換され
、デエンファシス回路２２を経て、Ａ／Ｄ変換回路２３
において対応のディジタル信号に変換される。ビット同
期再生・フレーム同期検出回路２４は、図示しない映像
信号処理系に供給されるディジタル信号から、ビット同
期信号を再生すると共に、フレーム同期信号を検出する
。A carrier wave modulated with video information and audio information as shown in FIG. 3 is supplied to the input terminal IN, and is converted by the down converter 20 into the frequency of the video information band. The video information included in this video information band is converted by the FM demodulator 21 into various synchronization signals and an analog Hazeband video signal, and then passed through the de-emphasis circuit 22 to the A/D conversion circuit 23.
It is converted into a corresponding digital signal at . The bit synchronization reproduction/frame synchronization detection circuit 24 reproduces a bit synchronization signal and detects a frame synchronization signal from a digital signal supplied to a video signal processing system (not shown).

一方、ダウンコンバータ２０から出力された映像情報周
波数帯に含まれる音声情報は、ダウンコンバータ１１に
おいて音声情報の周波数帯に変換され、４相位相復調回
路１２においてシンボル（ｐ’　、Ｑ’　）の列に復元
される。このシンボル列のうちの音声信号部分は、時間
軸調整回路１５Ａを経て、時間軸伸張回路１６で時間軸
伸張されたシンボル（Ｐ、Ｑ）となったのち、差動復調
回路Ｉ７において並列ビット対（１１１，＋１２）の音
声データに復元され、並列／直列変換回路１Ｂで完全な
直列データ（１１）に変換されたのちＢＳ−ｒｌＰＣＭ
デコーダ１９によってアリ−ログ音声信号に変換される
。On the other hand, the audio information included in the video information frequency band output from the down converter 20 is converted into an audio information frequency band in the down converter 11, and then in the 4-phase phase demodulation circuit 12, which is a sequence of symbols (p', Q'). will be restored. The audio signal portion of this symbol string passes through the time axis adjustment circuit 15A, becomes time axis expanded symbols (P, Q) in the time axis expansion circuit 16, and then is converted into parallel bit pairs in the differential demodulation circuit I7. After being restored to the audio data of (111, +12) and converted to complete serial data (11) by the parallel/serial conversion circuit 1B, the BS-rlPCM
The decoder 19 converts the signal into an alley-log audio signal.

また、タイミング制御回路１４は、ビット同期再生・フ
レーム同期検出回路２４からの映像側のタイミング情報
と、リープフィールド判定回路１３からのリープフィー
ルド判定結果に基づき、サウンドデコーダー内の各回路
に分配するタイミング信号を作成する。リープフィール
ド判定回路については、本出願人の別途出願に係わる「
リープフィールド信号判定回路」と題する特許出願の明
細書等を参照されたい。Furthermore, the timing control circuit 14 distributes the timing to each circuit in the sound decoder based on the timing information on the video side from the bit synchronization playback/frame synchronization detection circuit 24 and the leap field determination result from the leap field determination circuit 13. Create a signal. Regarding the leap field determination circuit, please refer to the separate application filed by the applicant.
Please refer to the specification of the patent application entitled "Leapfield Signal Determination Circuit".

アナログの映像復調側、特にデエンファシス回路２２で
は、相当大きな信号の遅延が生ずるため、ビット同期再
生・フレーム同期検出回路２４からサウンドデコーダー
側のタイミング制御回路１４に供給されるタイミング信
号は、４相位相復調回路１２から出力されるシンボルの
タイミングに対して、典型的には、数シンボル周期乃至
十数シンボル周期分も遅延したものとなる。Since a considerable signal delay occurs on the analog video demodulation side, especially in the de-emphasis circuit 22, the timing signal supplied from the bit synchronization playback/frame synchronization detection circuit 24 to the timing control circuit 14 on the sound decoder side is 4-phase. The timing of the symbol outputted from the phase demodulation circuit 12 is typically delayed by several symbol periods to more than ten symbol periods.

時間軸調整回路１５Ａは、４相位相復調回路１２から時
間軸伸張回路１６に供給されるシンボルを１シンボル周
期以下の範囲で遅延させることにより、タイミング制御
回路】４が画像系のタイミ７　り悄’Ａに基づいて作成
したシンボル周期のクロック信号と、時間軸伸張回路に
供給されるシンボルの位相を一致させる。すなわち、時
間軸調整回路１５Ａは、シンボルとクロック信号との時
間差がシンボル周期の整数倍になるように時間軸調整を
行う。The time axis adjustment circuit 15A delays the symbols supplied from the four-phase phase demodulation circuit 12 to the time axis expansion circuit 16 within a range of one symbol period or less. ' Match the phase of the symbol cycle clock signal created based on A with the symbol supplied to the time axis expansion circuit. That is, the time axis adjustment circuit 15A performs time axis adjustment so that the time difference between the symbol and the clock signal is an integral multiple of the symbol period.

時間軸調整回路１５Ｆ１は、タイミング制御回路ｌ４か
ら時間軸伸張回路１６内の時間軸伸張用メモリに供給さ
れる予め十数シンボル周期分だけ進められた書込み指令
Ｗ°をシンボル周期の整数倍だけ遅延させることにより
、各ラインの先頭の音声信号の出現時点と書込み開始時
点とを一致させた書込み指令信号Ｗを時間軸伸張回路Ｉ
　Ｆｉに供給する。The time axis adjustment circuit 15F1 delays the write command W°, which is supplied from the timing control circuit l4 to the time axis expansion memory in the time axis expansion circuit 16 and has been advanced by ten or more symbol periods, by an integral multiple of the symbol period. By doing so, the time axis expansion circuit I outputs a write command signal W that matches the output point of the audio signal at the beginning of each line with the write start point.
Supply to Fi.

時間軸調整回路１５Ａは、第２図に示すように、時間軸
圧縮されたシンボルｐ°をシンボル周期と同一周期のク
ロック信号に同期さ一ロる可変遅延回路１ａ、スイッチ
２ａ、半クロツク遅延回路３ａ及びスイッチ４ａから成
るｐ系統と、時間軸圧縮されたシンボルｑ′を上記クロ
ック信号に同期させる可変遅延回路１ｂ、スイッチ２ｂ
、半シンボル遅延回路３ｂ及びスイッチ４ｂから成るｑ
系統とで構成される。As shown in FIG. 2, the time axis adjustment circuit 15A includes a variable delay circuit 1a, a switch 2a, and a half clock delay circuit that synchronizes the time axis compressed symbol p° with a clock signal having the same period as the symbol period. 3a and a switch 4a, a variable delay circuit 1b that synchronizes the time-axis compressed symbol q' with the clock signal, and a switch 2b.
, q consisting of a half-symbol delay circuit 3b and a switch 4b
It consists of a system.

可変遅延書込みＩａ、ｌｂは、ＰＡＤ３５Ｎなどのプロ
グラマブル・ディレィラインから成り、６０ｎｓｅｃの
周期で出現するシンボルに対して０〜３５ｎｓｅｃの範
囲の遅延量を与える。また、半クロツク遅延回路３ａ、
３ｂは、Ｆ１７４などの遅延フリップ・フロップ回路か
ら成り、シンボル周期に等しいクロック信号を半クロツ
ク周期に等しい３０ｎｓｅｃだけ遅延させる。また、ス
イッチ２ａ、２ｂはンヨートピンなどから成り、可変遅
延回路１ａ、ｌｂから出力される遅延信号又はこれらの
遅延回路を経ない非遅延信号のいずれか一方を後段に伝
達する。同様に、スイッチ４ａ、４ｂもショートピンな
どから成り、半クロツク遅延回路３ａ、３ｂから出力さ
れる半クロツク遅延信号又はこれらの遅延回路を経ない
非遅延信号のいずれか一方を出力する。The variable delay writing Ia, lb consists of a programmable delay line such as a PAD35N, and provides a delay amount in the range of 0 to 35 nsec to symbols appearing at a cycle of 60 nsec. Further, a half clock delay circuit 3a,
3b consists of a delay flip-flop circuit such as F174, which delays the clock signal equal to the symbol period by 30 nsec equal to half the clock period. Further, the switches 2a and 2b are made up of pins and the like, and transmit either the delayed signals output from the variable delay circuits 1a and 1b or the non-delayed signals that do not pass through these delay circuits to the subsequent stage. Similarly, the switches 4a and 4b are also composed of short pins, etc., and output either the half-clock delayed signal outputted from the half-clock delay circuits 3a and 3b or the non-delayed signal that does not pass through these delay circuits.

上記各可変／選択要素によるクロック信号との同期化は
、サウンドデコーダーの最終調整段階において、モニタ
端子ＭＮＴからのモニタ信号のイ☆相とタイミング制御
回路Ｉ４からのクロック信号の位相を比較することによ
って行われる。Synchronization with the clock signal by each variable/selection element described above is achieved by comparing the A phase of the monitor signal from the monitor terminal MNT and the phase of the clock signal from the timing control circuit I4 in the final adjustment stage of the sound decoder. It will be done.

同様に、時間軸調整回路１５Ｂによる書込み指令信号Ｗ
゛　とＷの調整は、サラン１′デコーダーの最終調整段
階において、ロジック・アナライザーなどを使用してク
ロック信号と音声信号のシンボル（ｐ、Ｑ）とが何クロ
ック周期分ずれているかを検出しつつ、選択スイッチ群
Ｓの開閉により上記ずれ雁を補正することにより行われ
る。この選択スイッチ群Ｓの開閉に応じて、内蔵の遅延
フリップ・フロップ回路群の縦列接続段数が変更され、
クロック周期の整数倍の遅延量が抜挿される。Similarly, the write command signal W by the time axis adjustment circuit 15B
゛ and W are adjusted during the final adjustment stage of the Saran 1' decoder by using a logic analyzer or the like to detect how many clock cycles the clock signal and audio signal symbols (p, Q) are different from each other. , by opening and closing the selection switch group S to correct the above deviation. According to the opening and closing of this selection switch group S, the number of cascade-connected stages of the built-in delay flip-flop circuit group is changed,
A delay amount that is an integral multiple of the clock cycle is inserted or removed.

以上、タイミング制御回路１４と別個の遅延回路による
時間軸調整回路１５Ｂを設置する構成を例示したが、こ
れらを一体化した可変タイミング・ジェネレータを設置
してもよい。Although the configuration in which the timing control circuit 14 and the time axis adjustment circuit 15B made up of a separate delay circuit are installed is illustrated above, a variable timing generator that integrates these may also be installed.

発明の効果 以上詳細に説明したように、本発明の時間軸調整回路は
、１シンボル周期以下のアナログ的な時間軸調整を時間
軸伸張回路の前段で済ませてしまい、残るシンボル周期
の整数倍のディジタル的な時間軸調整を純デイジタル回
路としての時間軸伸張回路内で行う構成であるから、最
終調整段階における時間軸調整作業が容易なるという効
果が奏される。Effects of the Invention As explained in detail above, the time axis adjustment circuit of the present invention completes analog time axis adjustment of one symbol period or less at the stage before the time axis expansion circuit, and only performs analog time axis adjustment of one symbol period or less at an integral multiple of the remaining symbol period. Since the digital time axis adjustment is performed within the time axis expansion circuit as a purely digital circuit, the time axis adjustment work at the final adjustment stage is facilitated.

また、本発明の時間軸調整回路は、ディジタル的な時間
軸調整を時間軸伸張メモリへの書込みタイミングの調整
で行う構成であるから、時間軸調整のためのバッファメ
モリが不要になり回路が簡易・安価になるという効果が
奏される。Furthermore, since the time axis adjustment circuit of the present invention is configured to perform digital time axis adjustment by adjusting the write timing to the time axis expansion memory, there is no need for a buffer memory for time axis adjustment, and the circuit is simplified.・It has the effect of being cheaper.

更に、本発明の時間軸調整回路では、アナログ的な第１
の時間軸調整回路を、シンボルに付与する遅延量をほぼ
連続的に調整するアナログ的な部分と、シンボルに対し
ほぼ半周期の遅延量を選択的に付与するディジタル的な
部分とを縦列接続する構成であるから、全体としてはア
ナログ的な時間軸調整を短時間で能率的に行えるという
効果が奏される。Furthermore, in the time axis adjustment circuit of the present invention, the analog first
The time axis adjustment circuit is connected in cascade between an analog part that almost continuously adjusts the amount of delay given to the symbol, and a digital part that selectively gives the delay amount of approximately half a cycle to the symbol. Because of this configuration, the overall effect is that analog time axis adjustment can be performed efficiently in a short time.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の時間軸調整回路が設置されるＭ　ＴＪ
　’Ｓ　Ｅ方式サウンドデコーダーの構成を映像復調系
と共に示すブロック図、第２図は第１図の第１の時間軸
調整回路の構成を示すブロック図、第３図はＭ　Ｕ　Ｓ
　Ｅ方式の伝送フォーマット図である。 １２・・４相位相復調回路、１４・・タイミング制御回
路、１５Ａ・・第１の時間軸調整回路。 ］Ｆ＋Ｒ・・第２の時間軸調整回路、１６・・時間軸伸
張回路、２４・・ビット同期・フレーム同Ｉｌｌ検出回
路、ｌａ、ｌｂ・・可変遅延回路、３ａ。 ３ｂ・・半クロックｊ！！延回路、４ａ、４ｂ・・スイ
ッチ。Figure 1 shows an M TJ in which the time axis adjustment circuit of the present invention is installed.
'SE A block diagram showing the configuration of the E system sound decoder together with a video demodulation system. Figure 2 is a block diagram showing the configuration of the first time axis adjustment circuit in Figure 1. Figure 3 is a block diagram showing the configuration of the first time axis adjustment circuit in Figure 1.
It is a transmission format diagram of E method. 12... Four-phase phase demodulation circuit, 14... Timing control circuit, 15A... First time axis adjustment circuit. ]F+R...Second time axis adjustment circuit, 16...Time axis expansion circuit, 24...Bit synchronization/frame same Ill detection circuit, la, lb...Variable delay circuit, 3a. 3b...half clock j! ! Extension circuit, 4a, 4b...switch.

Claims (1)

【特許請求の範囲】 音声情報を４相位相復調してシンボル列に変換する位相
復調回路と、この音声シンボル列を時間軸伸張する時間
軸伸張回路との間に設置された第１の時間軸調整回路と
、 前記時間軸伸張回路内の時間軸伸張用メモリへの書込み
タイミングをシンボル周期の整数倍だけ変更可能な第２
の時間軸調整回路とを備え、前記第１の時間軸調整回路
は、半シンボル周期以上１シンボル周期以下の最大遅延
時間にわたってシンボルに付与する遅延量を変更し得る
可変遅延回路と、シンボルに対しシンボル周期のほぼ半
分の遅延量を選択的に付与し得る遅延回路とが縦列接続
されたことを特徴とするＭＵＳＥ方式サウンドデコーダ
ーの時間軸調整回路。[Claims] A first time axis installed between a phase demodulation circuit that performs four-phase phase demodulation of audio information and converts it into a symbol string, and a time axis expansion circuit that expands the audio symbol string on the time axis. an adjustment circuit; and a second circuit that can change the write timing to the time axis expansion memory in the time axis expansion circuit by an integral multiple of the symbol period.
a time axis adjustment circuit, the first time axis adjustment circuit includes a variable delay circuit capable of changing the amount of delay given to a symbol over a maximum delay time of half a symbol period or more and one symbol period or less; A time axis adjustment circuit for a MUSE type sound decoder, characterized in that a delay circuit capable of selectively imparting a delay amount of approximately half the symbol period is connected in series.