JPS62131769A

JPS62131769A - パワ−トランジスタを有する二線式スイツチ

Info

Publication number: JPS62131769A
Application number: JP61245616A
Authority: JP
Inventors: ハインツ　カメラー; ペーター　ドルデラー
Original assignee: Balluff GmbH
Current assignee: Balluff GmbH
Priority date: 1985-10-17
Filing date: 1986-10-17
Publication date: 1987-06-15
Also published as: EP0219074A3; US4780788A; EP0219074B1; DE3536925C2; EP0219074A2; DE3536925A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、ゼロと最大値との間で脈動する直流電圧を発
生するための直流電源の両極に接続可能である２本のス
イッチ接続線の間に補助インピーダンスと直列に配置さ
れるパワートランジスタ、特にＶＭＯ５）ランリスタと
、トランジスタに対してブロック信号及び駆動信号を発
生する特に無接点形で、外部からの影響を受けるイニシ
エータと、脈動直流電圧の周波数で脈動する補助電圧を
発生する補助電源とを有する二線式スイッチに関する。

（従来技術〕そのような二線式スイッチはドイツ特許公開公報第３３
２０９７５号から知られている。公知の二線式スイッチ
は補助インピーダンスとして、特にパワートランジスタ
と直列に接続されるダイオードを具備し、このダイオー
ドと共に動作するバッファキャパシタとして使用される
キャパシタは、並列に接続される直流／直流変換器に対
する入力電圧を発生する。

イニシエータの発振器のための供給電圧として、また、
増幅器のための供給電圧として、さらにおそらくはパワ
ートランジスタのための制御電圧として使用される補助
電圧は、パワートランジスタの動作状態において、直流
／直流変換器の誘Ｈ，電圧増倍又は容量電圧増倍によっ
て、ダイオード両端の電圧降下から取出される。

公知の方法では、補助電圧の発生にスイッチング経路を
介する電圧降下の増大を利用するために、特にパワート
ランジスタが高い制御電圧を必要とするＶＭＯＳ　）ラ
ンリスタである場合には問題が生じると思われる。この
場合、ダイオードの両端電圧が変換器の電圧増倍によっ
て最終的に要求される補助電圧及び制御電圧より低くな
ってしまうことは許容すべきであるが、その一方で、ダ
イオードの電圧は単に十分に高い電圧となるのみならず
、変換器の出力側で利用可能となるべき十分に高いエネ
ルギーともなるほど十分に高い電圧でなければならない
。

〔発明の概要〕

この先行技術に基づいて、本発明の目的は、冒頭に述べ
た種類の二線式スイッチをスイッチの負荷回路における
電圧降下を最小限に減少できるように改良することであ
る。

本発明によれば、この目的は、ＯＲ機能に従って動作し
、第１の入力端子及び第２の入力端子を有する第１の回
路構成要素と、ＡＮＤ機能に従って動作し、２つの入力
端子を有する第２の回路構成要素とを具備する論理回路
が設けられ、第２の回路構成要素の一方の入力端子は第
１の回路構成要素の出力端子に接続され、他方の入力端
子は論理回路の第３の入力端子を形成することと、第１
の入力端子は補助電源の出力端子に接続されることと、
第２の入力端子はパワートランジスタと補助インピーダ
ンスの共通接続点に接続されることと、第３の入力端子
はイニシェータの出力端子に接続されることと、論理回
路は、パワートランジスタを任意の時点でイニシエータ
のブロック信号によりブロックでき、次に、脈動直流電
圧の瞬時パルスの残り時間について論理回路（３８）の
第１又は第２の入力端子（ａおよびｂ）の電圧が論理値
ｒｌＪに対応する閾値を越えたときにパワートランジス
タをイニシエータの駆動信号により駆動できるように構
成されることにより達成される。

従って、本発明のトランジスタ二線式スイッチ１２一種
の位相角制御を伴なって動作する。すなわち、位相角制
御を伴なうサイリスタ二線式スイッチの場合と同様に、
位相角制御装置により提供される、予め精密に設定可能
な角度を維持して、イニシエータが駆動信号を供給し、
それにより、公知の回路のパワートランジスタが導通状
態とされたときでも、補助電源は高い入力電圧を利用す
ることができ、残されるごく低い残留電圧も、補助電源
の入力側で適切なエネルギーを利用できるようにするた
めに、通常要求されるより高いレベルに保持される。

従って、本発明は、補助電圧の発生に関して、サイリス
タ二線式スイッチと同様の利点を提供する一方で、負荷
回路を急速にブロックする能力に関してはトランジスタ
二線式スイッチの特殊な利点を完全に維持しているので
、確実な短絡保護を達成することができる。

論理回路の第１の入力端子に電圧を発生する補助電源は
、最も簡単な形態をとる場合には、スイッチ接続線の間
の分圧器であっても良く、論理回路の第１の入力端子は
分圧器のタップに接続される。この場合、イニシエータ
と、可能な範囲では論理回路のスイッチング回路にまで
も電圧を供給するために、蓄積部材を有する電圧調整器
として構成されるのが好ましい独自の給電回路が必要に
なる。しかしながら、論理回路の第１の入力端子をその
ような電圧調整器の出力端子に直接接続しても良い。

補助電源を特許請求の範囲第４項に記載されるように構
成すると、この構成により、通常の供給電圧に加えて、
たとえばイニシエータに給電するために必要な電圧より
高い駆動電圧を必要とするＶＭＯＳパワートランジスタ
に対する制御電圧として適するより高レベルの電圧を利
用することができるので、特に好都合であることがわか
っている。

始めは、位相角制御装置により提供され、予め精密に設
定可能な角度と維持してのみ利用できるこの高レベル電
圧は、この場合、トランジスタが動作状態にあるときに
必要な制御電圧を供給するキャパシタを充電するために
使用されても良い。

補助電源の入力側のトランジスタがＶＭＯＳトランジス
タであると、この場合、補助電源について低い駆動電力
のみが供給されれば良（、また、別のトランジスタがダ
ーリントントランジスタであれば、このトランジスタは
、位相角制御装置により提供され、予め精密に設定可能
な角度を維持して、補助電源の出力側のキャパシタを充
電するのに十分な高い電流を供給するので、好都合であ
ることがわかっている。

さらに、特許請求の範囲第４項又は第５項に記載される
補助電源の構成において、特許請求の範囲第６項に記載
されるように、短絡保護回路の始動を指示すると共に、
機能表示及び動作電圧表示として動作するために使用さ
れる発光ダイオードを、それぞれ、２つのトランジスタ
のスイッチング経路と直列に接続すると有利であること
がわかっている。

さらに、本発明によれば、パワートランジスタをブロッ
クするためのブロック信号を、直流電源がスイッチオン
された後に好ましくは設定自在の遅延時間を経て発生す
るスイッチオンパルス抑制回路を設けると好都合である
ことがわかっている。

この回路は特許請求の範囲第８項から第１１項に記載さ
れるように構成され且つ使用されるのが好ましい。

また、少なくとも短絡／過負荷状態の持続時間中、パワ
ートランジスタと、可能な範囲ではその他のスイッチン
グ回路、特に補助電源をもブロックするためのブロック
信号を発生する短絡／過負荷保護回路を設けると有利で
あることもわかっている。この場合、負荷回路でパワー
トランジスタを使用すると、短絡の場合に、脈動直流電
圧の瞬時パルスの持続中にほぼ遅延なく負荷回路をブロ
ックすることもできるので特に有利である。

短絡／過負荷保護回路は、特許請求の範囲第１３項に記
載されるように、短絡の場合は遅延なくパワートランジ
スタのブロックを開始するが、過負荷及び過電流の場合
には、それぞれ、過負荷が時間部材により予め設定され
る時間間隔より長い時間間隔だけ持続したときに限って
遅延をもってパワートランジスタのスイッチオフが行な
われるように構成されるのが好ましい。

また、短絡／過負荷保護回路の出力回路として、短絡／
過負荷状態の後、スイッチが外部から動作準備完了状態
に戻されるまでブロック信号を発生する記憶回路（ラッ
チ）を設けると好都合であることがわかっている。

さらに、周期的点滅信号を発生するための発光ダイオー
ド、特に補助電源の負荷回路内の発光ダイオードを動作
させる出力信号を発生する無安定マルチバイブレータを
記憶回路の出力端子に接続すると有利であることがわか
っている。そのような点滅形発光ダイオードはオペレー
タに誤動作を報知するのに非常に有効である。

特許請求の範囲第１６項に記載されるような短絡／過負
荷保護回路の構成は、負荷回路の低抵抗測定抵抗器によ
ってスイッチとして動作するトランジスタについて適切
な電圧差を容易に発生することができる一方、負荷回路
内で動作するダイオードは評価しにくいその接続点の間
の電圧変化を伴なって高電流での電流変化に反応するの
で、特に有利であることがわかっている。

本発明によれば、特許請求の範囲第１７項に記載される
ように、両端で論理回路の第２の入力端子を動作させる
ための電圧降下が確実に得られるダイオードと並列に、
電流が脈動直流電圧の１つのパルスの端に向かって降下
するときにダイオードより早く両端で電圧が降下するオ
ーム抵抗器を配置すると、各直流電圧パルスの端でパワ
ートランジスタの完全なブロックを達成するために、適
正な時間にパワートランジスタをブロックすることがで
きるので特に好都合である。

さらに、論理回路のＯＲ機能を特許請求の範囲第１８項
に記載されるように２つの演算増幅器を使用して実現す
ると、それらの演算増幅器がほぼドリフトなしで動作す
るため、位相角制御装置により提供される、予め精密に
設定可能な角度は温度変化などによる影響を受けないの
で、有利であることがわかっている。

また、位相角制御装置の出力側に、スイッチング状態が
発生したときに急な傾きのパルス端を供給し、従って、
同様に、位相角制御装置により提供される、予め精密に
設定可能な角度の維持に有用であるトリガ回路を設ける
と好都合であることがわかっている。このトリガ回路は
スイッチング技術の条件に従って否定出力端子を有して
いても良いが、この点に関して、本発明による二線式ス
イッチにおいては、負荷回路内のパワートランジスタを
スイッチオン／オフするための所望の論理的相関（プー
ル関数）を最終的に得るために、回路のその他の点で信
号の反転を行なっても同様に好都合であることに注意す
べきである。

〔実施例〕

以下、添付の図面を参照して本発明の詳細な説明する。

第１図はイニシエータ１０、さらに詳細には発振器１２
と、復調器／整流器１４と、トリガ段１６とを有する無
接魚形近接スイッチを示し、トリガ段の出力端子１８は
イニシエータ１０の出力端子を形成する。

イニシエータ１０は、直流電源の両極に、すなわち全波
整流ブリッジ２４の正接続端子（＋）と、負接続端子（
−）とに接続される２本のスイッチ接続線２０　、２２
を有する二線式スイッチの一構成要素である。全波整流
ブリッジは入力側で交流電源２６の一方の極に接続され
、交流電源の他方の極は継電器として示されている負荷
２８を介して全波整流ブリッジ２４の他方の入力接続端
子に接続される。スイッチ接続ｖＡ２０　、２２の間に
配置される補助電源３３は電圧調整器兼電流供給源とい
っても良く、トランジスタ３０が動作状態にあるときに
スイッチ接続線２０　、２２の間に実質的に利用できる
電圧がなくなった場合又はごくわずかの残留電圧しか残
っていない場合でもイニシエータ１０のそれぞれのスイ
ッチング回路１２から１６に動作電流及び動作電圧をそ
れぞれ供給する。そのような補助電源は、たとえばサイ
リスタ二線式スイッチにおいて知られており、その場合
にもサイリスタが動作されたときに同じ問題が起こる。

二線式スイッチはその出力端子に、全波整流ブリッジ２
４の出力端子に現われる脈動直流電圧のクロックパルス
と共に変化する補助電圧Ｕを発生し、さらに詳細にいえ
ば、補助電圧Ｕは、最初に、位相制御により予め精密に
設定できる角度だけ比較的急速に上昇し、次に、本発明
による回路においてはトランジスタ３０を含む制御経路
の動作後、脈動直流電圧の次のゼロ値が発生するまで比
較的ゆっくりと降下する。

本発明によれば、補助電源３３の出力端子はＯＲゲー）
４０及びＡＮＤゲート４２から構成される論理回路３８
の第１の入力端子ａに接続され、２つのゲート４０．４
２はそれぞれ２つの入力端子を有する。ＯＲゲー）４０
の２つの入力端子は論理回路の第１の入力端子ａと、第
２の入力端子すとを形成する。図面の第１図に示される
ように、ＯＲゲート４０について明確に規定された入力
信号を得るために、閾値スイッチ及びトリガ段４０’を
それぞれ関連する入力信号線に挿入しても良いが、ＯＲ
ゲート自体の相応する内部構成によって所望のＯＲａ能
を得ても良い。ＯＲゲート４０の出力端子はＡＮＤゲー
ト４２の一方の入力端子に接続され、ＡＮＤゲートの他
方の入力端子Ｃはイニシエータ１０の出力端子１８に接
続される。

ＡＮＤゲート４２の出力端子はトランジスタ３０の制御
電極（ゲート）に接続される。トランジスタ３０は、Ａ
ＮＤゲート４２の出力端子に論理値ｒｌＪに対応する信
号が発生したときにオンされて導通状態となる。この場
合、当然のことながら、ＡＮＤゲート４２はこの論理値
「１」が関連するトランジスタ３０を導通状態にするの
に適する電圧を有する信号に対応するような構成でなけ
ればならない。ＶＭＯＳ　）ランリスタの場合、使用す
る種類によって約２〜３ｖ又は約８〜１２Ｖの制御電圧
が必要とされる。

第１図による本発明の二線式久インチの以上の説明から
明白であるように、イニシエータ１ｏの出力端子１８か
らの論理値「０」に対応する信号により任意の時点でト
ランジスタ３０をブロックすることができる。これは、
そのようなｒＯＪ信号が論理回路３８の第３の入力端子
Ｃに現われたとき、ＡＮＤゲート４２の出力端子の論理
値は自動的にｒＯＪになり、従って、トランジスタ３０
の制御電極にトランジスタ３０を導通状態にするため又
はこの状態に保持するために利用できる電圧がなくなっ
てしまうからである。

これに対し、論理値「１」に対応する駆動信号カイニシ
エータ１０の出力端子１８にある場合は・論理値「１」
がＯＲゲート４０の出力端子にあるとき、すなわち、論
理値「１」に対応する信号が２つの入力端子のいずれか
一方ａ又はｂにあるときに、トランジスタ３０を駆動さ
せる論理値「１」はＡＮＤゲート４２の出力端子で得ら
れる。これは、本発明の二線式スイッチにおいて、補助
電源３３の出力端子の補助電圧Ｕが第１の低レベルから
始まって、全波整流ブリッジ２４の出力端子の脈動直流
電圧の新しいパルスの開始後の所定の時点で、論理値ｒ
ｌＪに対応する所定のレベルに達し、その結果、イニシ
エータ１０の出力端子１８に駆動信号があるときに、全
波整流ブリッジ２４の入力側で交流電圧のゼロ通過が起
こった後、トランジスタ３０が遅延して導通状態にされ
る場合である。従って、トランジスタ３０が動作状態に
あるときでも、補助型′ａ３３の適切な給電を確保する
ことにより、補助電源が常に必要な補助電圧Ｕを供給す
ることができるようにするために、トランジスタ３０の
駆動に関してサイリスタ二線式スイッチにおいて知られ
ているような一種の位相角制御を模擬しているが、この
補助電圧Ｕは前述のように定電圧ではなく、脈動直流電
圧のクロックパルスと共に脈動するが、回路の定常状態
ではゼロまで降下することのない電圧である。

トランジスタ３０がオンされると、スイッチ接続線２０
及び２２の間の電圧は最小残留電圧まで低下する。この
残留電圧の主要部はダイオード３２の両端にあり、従っ
て、論理回路３８の第２の入力端子すにも現われ、トラ
ンジスタ３０が動作状態にあるときはＯＲゲート４０に
対して論理値ｒｌＪに対応する信号を形成するので、ト
ランジスタ３０のスイッチオン状態は、トランジスタ３
０とダイオード３２の直列接続を流れる電流が、全波整
流ブリッジ２４の脈動直流電圧の降下によって、ダイオ
ード３２０両端電圧が論理値ｒｌＪニ対応するほどの十
分な高さをもたなくなるほど減少するまで維持される。

従って、トランジスタ３０は脈動直流電圧のそれぞれの
パルスの端と、全波整流ブリッジ２４の入力側の交流電
流の関連する半波の端とに向かってそれぞれブロックさ
れることになり、次の半波に対しては遅延時間を経て始
めて再びオンされる。第１図に点線で示すように、論理
回路３８の第１の入力端子ａを、２個の抵抗器３４　、
３６から構成され且つスイッチ接続線２０　、２２の間
にトランジスタ３０とダイオード３２の直列接続と並列
に配置される分圧器のタップに接続することにより、論
理回路のこの第１の入力端子ａに脈動直流電圧を発生さ
せることも可能である。この場合、補助電源３３の出力
端子を論理回路３８の第１の入力端子ａに接続する必要
がなくなることは自明である。また、論理回路３８の第
１の入力端子ａにおいて脈動補助電力を発生させるため
に独自の分圧器３４　、３６を使用することにより、二
線式スイッチの様々な構成要素群について要求される供
給電圧とは無関係な補助電圧を利用する動作が可能にな
る。

エネルギー蓄積部（キャパシタ）を伴なう電圧調整器の
形態であるのが好ましい補助電源３３は、イニシエータ
１０の構成要素群１２〜１６に対する補助供給電圧Ｕに
加えて、通常、ＯＲゲート４０及びＡＮＤゲート４２と
、おそらくは論理回路３８のトリガ段４０’とに対して
供給電圧をさらに発生する。しかしながら、原則として
、第１の入力端子ａの補助電圧Ｕと、第２の入力端子す
におけるダイオード３２を介して降下する電圧とにより
単独で動作する別に電流供給源をもたない受動ゲート４
０．４２を使用することもできるので、第１図には対応
する線は描かれていない。

以上、図面の第１図を参照して位相角制御を模擬した方
式の本発明によるトランジスタ二線式スイッチの原理を
説明したが、以下に第２図から第８図を参照して本発明
によるトランジスタ二線式スイッチの実施例を詳細に説
明する。

第２図は、イニシエータ１０と、補助電源３３と、位相
角制御装置３９と、ドライバ／スイッチング段５０と、
スイッチオンパルス抑制回路６０と、短絡／過負荷保護
回路７０とを具備するこのスイッチのブロック線図であ
る。第２図によるブロック回路図において、それぞれの
回路ブロックは信号線により互いに接続され、多線信号
線のワイヤの本数は通常の通りに対応する斜線により指
示され、信号の方向はそれぞれ矢印及び二重矢印により
示されている。また、第１図に示されるように外側端部
を通常の通りに全波整流ブリッジ２４に接続すべきスイ
ッチ接続線２０及び２２のみがドライバ／スイッチング
段の入力線として示されている。

第３図による回路図においては、上述の各回路１０　、
３９　、５０　、６０及び７０は同様にブロックとして
示され、補助電源３３の好ましい実施例が詳細な回路図
により示されている。

第３図による補助電源３３は発光ダイオード３３１を入
力側に有し、この発光ダイオードの陽極はスイッチ接続
線２０と、全波整流ブリッジ２４の十出力端子とに直接
接続される。発光ダイオード３３１の陰極は抵抗器３３
２及びツェナーダイオード３３３を介して基準電位に接
続されると共に、ＶＭＯＳ　ｌ−ランリスタ３３４のド
レイン電極に直接接続される。ＶＭＯＳ　）ランリスタ
のゲート電極は抵抗器３３２とツェナーダイオード３３
３の接続点に接続される。ＶＭＯＳ　）ランリスタ３３
４のソース電極は補助電源３３の出力接続点３３５に直
接接続され、以下にさらに詳細に説明するように、この
出力接続点３３５から高レベル正電圧Ｖｓを取出すこと
ができる。ソース電極は抵抗器３３６を介してダーリン
トントランジスタ３３７のベースに接続され、抵抗器３
３８と発光ダイオード３３９の直列接続を介してダーリ
ントントランジスタ３３７のコレクタに接続されると共
に、抵抗器３４０を介して、補助電源３３の出力端子３
４２を形成するダーリントントランジスタ３３７のエミ
ッタにさらに接続される。非常に大形のキャパシタ３４
４は出力端子３４２に並列に配置されると共に、出力端
子３４２と基準電位との間に配置され、動作状態にある
とき、低レベルの脈動直流電圧Ｖｏを出力端子３４２か
ら得られる。

補助電源３３のさらに別の２つの入力端子３４６及び３
４８は、いずれも、抵抗器３４９及び３５０をそれぞれ
介してトランジスタ３５１のベースに接続される。トラ
ンジスタ３５１のコレクタは補助電源３３の別の入力端
子３５２を形成して、ダーリントントランジスタ３３７
０ベースに接続され、トランジスタ３５１のエミッタは
基準電位に接続されると共に、キャパシタ３５３を介し
て自身のベースに接続される。

補助電源３３は次のように動作する。

電圧がスイッチ接続′＃ｓ２０においてゼロから正の値
に上昇すると、ＶＭＯＳ　ｌ−ランリスタ３３４はほぼ
直ちに導通されるので、出力接続点３３５の電圧Ｖｓは
ツェナーダイオード３３３により予め設定される最大値
まで上昇する。この実施例において、電圧ＶＳについて
は約１５Ｖの最大値が予め設定された。これは、ＶＭＯ
Ｓトランジスタ３３４を介する電圧降下の量（約２Ｖ）
だけ高いツェナーダイオード３３３の降伏電圧により得
られる。

キャパシタ３４４は、ＶＭＯＳトランジスタ３３４のソ
ース電極に対応する出力電圧が現われた場合に導通状態
とされるダーリントントランジスタ３３７を介して充電
される。ダーリントントランジスタ３３７のスイッチン
グ経路と直列に接続される抵抗器は電流を制限するよう
に動作し、発光ダイオード３３９はキャパシタ３４４に
向かう充電電流の流れを指示する（機能表示）。トラン
ジスタ３５１は短絡／過負荷保護回路７０及びイニシエ
ータ１０からの対応する出力信号に応答してダーリント
ントランジスタ３３７をブロックするように動作する。

ダーリントントランジスタ３３７は、さらに、スイッチ
オンパルス抑制回路６０からの出力信号によりブロック
されても良い。

スイッチオンパルス抑制回路６０は第４図に詳細に示さ
れており、トランジスタ６０１を含む。トランジスタ６
０１のエミッタは基準電位に接続され、コレクタは抵抗
器６０２を介して補助電源３３の出力接続点３３５に接
続される。トランジスタ６０１のベースは抵抗器６０３
とキャパシタ６０４の並列接続を介して基準電位に接続
されると共に、抵抗器６０５を介して補助電源３３の出
力端子３４２に接続される。スイッチオンパルス抑制回
路６０はサイリスタ６０６をさらに含み、サイリスタ６
０６の陰極は基準電位に接続され、制御電極はトランジ
スタ６０１のコレクタに接続され、陽極は減結合ダイオ
ード６０７　、６０８及び６０９を介して３つの出力接
続点６１０　、６１１及び６１２に接続される。

二線式スイッチがオンされると、サイリスタ６０６をそ
の制御電極を介して導通状態とする電圧Ｖｓが補助電源
の出力接続点３３５にほぼ遅延なく現われ、その結果、
補助電源３３のダーリントントランジスタ３３７は出力
接続点６１０　、６１１及び６１２を介してブロックさ
れ、また、ドライバ／スイッチング段５０及び短絡／過
負荷保護回路７０も以下にさらに詳細に説明するように
ブロックされる。抵抗器３４０を流れる充電電流に従っ
てキャパシタ３３４の電圧Ｖｏが様々なスイッチング回
路の完全な機能を十分に確保しうる高さの値まで上昇し
た後に始めてトランジスタ６０１は導通状態とされて、
基準電位をサイリスタ６０６の制御電極に接続するので
、サイリスタはブロックされ、先にブロックされていた
スイッチング回路と回路部分はそれぞれ解放され、通常
の通りに動作する。導通状態では保持電流を下回る電流
のみが流れ、従って、制御電圧の降下によってプロ、り
可能となるようなサイリスタ６０６を選択し且つ相応し
て切替えることが重要である。サイリスタ６０６がブロ
ックされると、ダーリントントランジスタ３３７は導通
状態になるので、キャパシタ３４４に流れる電流はこの
トランジスタの低抵抗スイッチング経路を介して通過す
ることができるようになる。

出力端子３４２の補助供給電圧Ｖｏは中でも位相角制御
装置３９にさらに供給されるが、次に、図面の第５図を
参照して位相角制御装置の構成を詳細に説明する。

第５図に示すように、位相角制御装置３９は２つの演算
増幅器３９１　、３９２を含み、それらの反転入力端子
（−）は、それぞれ、抵抗器３９３及び３９４を介して
補助電源３３の出力端子３４２に接続される。演算増幅
器３９１の反転入力端子はツェナーダイオード３９５を
介して基準電位にさらに接続される。演算増幅器３９１
の非反転入力端子（＋）は２つの抵抗器３９６　、３９
７から構成される分圧器のタップに接続される。従って
、演算増幅器３９１は、非反転入力端子の電圧がツェナ
ーダイオード３９５により予め設定される基準電位より
正であるときに正の出力信号を供給する。他方の演算増
幅器３９２の反転入力端子は別の抵抗器３９８を介して
基準電位に接続される。従って、抵抗器３９４及び３９
８は分圧器を形成し、演算増幅器３９２の反転入力端子
はそのタップに接続される。第１の演算増幅器３９１と
同様に比較器として接続される演算増幅器３９２の非反
転入力端子（＋）は、以下にさらに詳細に説明するよう
に、ドライバ／スイッチング段５０で二線式スイッチの
負荷回路における電流に対応する電圧が現われる回路点
４００に接続される。２つの演算増幅器の出力端子は、
抵抗器４０４を介して基準電位に接続されると共にトリ
ガ回路４０５を介して位相角制御装置３９の出力接続点
４０６に否定出力を伴なって接続される回路点４０３に
、減結合ダイオード４０１　、４０２を介して接続され
る。

上述の構成により、脈動直流電圧の各パルスの開始時に
回路点４０３に直ちに正電圧が現われることはなくなり
、演算増幅器３９１の十入力端子の信号がツェナーダイ
オード３９５を介する基準電圧より大きくなるまで正電
圧は現われない。この段階でトリガ回路４０５は低レベ
ル出力信号を発生し、この出力信号は論理値ｒｌＪに対
応する高レベル信号に反転することにより変換される。

演算増幅器３９１の非反転入力端子に基準電圧より高い
電圧が現われると、回路点４０３に正信号が発生するの
で、トリガ回路４０５の出力端子の信号は高レベル信号
となり、この信号は論理値「０」に対応する低レベル信
号に反転することにより変換される。

二線式スイッチの負荷回路に１を流が流れていない間及
びドライバ／スイッチング段５０の負荷トランジスタが
ブロックされている間は、演算増幅器３９２の非反転入
力端子の信号はその反転入力端子の信号よりも小さいの
で、第２の演算増幅器３９２は回路点４０３に低レベル
信号を発生する。しかしながら、負荷トランジスタが動
作されれば、第２の演算増幅器３９２の出力端子に高レ
ベル信号が発生する。この信号は、負荷回路の電流が脈
動直流電圧の１つのパルスの端に向かって十分に低（降
下するまで終了しない。従って、第１の演算増幅器３９
１の非反転入力端子における補助電圧Ｕは脈動直流電圧
の１つのパルスの持続時間の中で再びツェナーダイオー
ド３９５の基準電圧より低くなるが、トリガ回路４０５
の反転出力信号が低レベルに変化した後は、関連するパ
ルスが終了するまで、論理値「０」に対応する低レベル
のままである。

従って、この実施例においては、位相角制御装置３９は
、実質的には、第１図による二線式スイッチの論理回路
３８のＯＲゲート４０に対応するＯＲゲートを構成する
。

ドライバ／スイッチング段５０は第６図に詳細に示され
ている。負荷回路はスイッチ接続線２０゜２２の間に負
荷トランジスタ５０１　と、ダイオード５０２と、抵抗
器５０３の直列接続を含む。妨害防止キャパシタ５０４
はダイオード５０２と抵抗器５０３の直列接続と並列に
接続される。ＶＭＯＳパワートランジスタの形態の負荷
トランジスタ５０１のゲート電極は抵抗器５０５を介し
てスイッチ接続線２０に接続される。ツェナーダイオー
ド５０６は負荷トランジスタ５０１のゲート−ソース経
路と並列に配置される。ソース電極側でない端部が基準
電位に接続される抵抗器５０７は、さらに、ダイオード
５０２と並列に配置される。２つのトランジスタ５０８
　、５０９を有するプッシュプル段も設けられ、それら
のトランジスタのコレクタ・エミッタ経路は直列に接続
され、トランジスタ５０８のエミッタとトランジスタ５
０９のコレクタとの接続点は負荷トランジスタ５０１の
ゲート電極に接続される。また、トランジスタ５０９の
コレクタはトランジスタ５０８のベースに直接接続され
、トランジスタ５０８のベースはスイッチオンパルス抑
制回路６０の出力端子６１１にさらに接続される。トラ
ンジスタ５０８のベースは抵抗器５１０を介して自身の
コレクタにも接続され、そのコレクタはダイオード５１
２と抵抗器５１４の直列接続を介して補助ｔｉ３３の出
力接続点３３５に接続される。キャパシタ５１６は蓄積
キャパシタとしてトランジスタ５０８のコレクタと、ト
ランジスタ５０９のエミッタとの間にさらに接続される
。妨害防止キャパシタ５１８はトランジスタ５０９のベ
ースとエミッタとの間に配置される。トランジスタ５０
９のベースは、さらに、減結合抵抗器５１９　、５２０
及び５２１を介して位相角制御装置３９の出力端子４０
６と、イニシエータの出力端子１８と、短絡／過負荷防
止回路７０の出力端子とに接続される。減結合抵抗器５
１９，５２０．５２１は電流を制限すると同時に減結合
手段としても動作する。

第６図によるドライバ／スイッチング段５０において、
プッシュプル段のトランジスタ５０８が導通されたとき
に負荷トランジスタ５０１は導通状態とされ、高レベル
電圧Ｖｓは補助電源３３の出力接続点３３５から負荷ト
ランジスタ５０１のゲート電極に切替わる。しかしなが
ら、トランジスタ５０８はトランジスタ５０９が導通状
態にあってトランジスタ５０８のベースを基準電位に接
続している間はブロック状態のままである。また、トラ
ンジスタ５０８はスイッチオン段階にあるときはベース
がスイッチオンパルス抑制回路６０の出力接続点６１１
を介して基準電位に接続されることによりブロック状態
に保持される。トランジスタ５０９は、論理値ｒｌＪに
対応する高レベル信号がイニシエータ１０の出力端子１
８から抵抗器５２０を介して又は位相角制御装置３９の
出力端子４０６から抵抗器５１９を介してベースに供給
されたときに導通状態とされる。これは、イニシエータ
ｌＯが論理値「１」に対応するブロック信号を発生した
場合又は位相角制御装置３９の動作によって論理値「１
」に対応する高レベル信号が発生された場合、すなわち
、脈動直流電圧のそれぞれのパルスの開始時の所定の時
間間隔の中で起こり、２つの演算増幅器３９１．３９２
がいずれも正の出力信号を発生しない場合に相当する。

従って、トランジスタ５０９は、イニシエータ１０のブ
ロック信号が現われたとき、又は演算増幅器３９１　、
３９２がいずれも正の出力信号を発生しないときに導通
状態とされ、これは回路点（出力端子）１８及び４０６
におけるＯＲ条件に相当する。これに対し、トランジス
タ５０８はトランジスタ５０９がブロックされたとき、
すなわち、論理値「０」に対応する低レベル信号の形態
のイニシエータ１０の駆動信号が現われると同時に、２
つの演算増幅器３９１　、３９２の少なくとも一方が正
の出力信号を発生したときに導通状態とされる。

従って、スイッチング技術に関連する理由によりこの実
施例で発生する様々な信号の否定を無視すれば、トラン
ジスタ５０８のスイッチング状態に関して最終的にはＡ
ＮＤ条件が再び得られる。位相角制御装置３９とイニシ
エータ１０の出力信号の以上説明したような相関は短絡
／過負荷保護回路７０の出力信号をプッシュプル段のト
ランジスタ５０９を駆動するためのＯＲ条件にさらに取
入れることができるように選択された。従って、入力側
に抵抗器５１９　、５２０及び５２１を含むプッシュプ
ル回路は、この実施例においては、第１図による実施例
の論理回路３８のＡＮＤゲート４２に対応する。

トランジスタ５０８は、イニシエータ１０の駆動信号に
従って、また、それと同時に第１の演算増幅器３９１の
正の出力信号が現われるのに応答して、たとえば約１０
から１４Ｖの高い電圧Ｖｓを負荷トランジスタ５０１の
ゲート電極に印加するので、負荷トランジスタは導通状
態とされる。そこで、スイッチ接続線２０及び２２の間
の電圧は直ちに低い残留電圧レベルまで降下し、その結
果、同時に出力接続点３３５における電圧Ｖｓの降伏が
起こるので、位相角制御装置により提供される、予め精
密に設定可能な角度は終了となる。この時点で、負荷ト
ランジスタ５０１について必要な約８から１０Ｖのゲー
ト電圧は先に充電された蓄積キャパシタ５１６により供
給される。従って、負荷トランジスタ５０１は導通状態
のままであり、負荷回路を流れる電流は抵抗器５０７の
両端に、始めは第２の演算増幅器３９２の正の出力信号
を発生させるほど十分に高い電圧降下を発生する。この
ように、蓄積キャパシタ３４４の電圧が第１の演算増幅
器３９１についてツェナーダイオード３９５により予め
設定される閾値より低く再び降下したとしても、回路点
４０３の高電圧レベルは維持される。次に、抵抗器５０
７の両端電圧は脈動直流電圧の瞬時パルスの端に向かっ
て、演算増幅器３９２の出力端子の正の信号が終了し、
負荷トランジスタ５０１がブロックされるほど低く降下
する。従って、位相角制御装置により提供される、予め
精密に設定可能な角度は、全波整流ブリッジ２４の入力
側に現われる交流電圧の半波ごとに、負荷トランジスタ
５０１の後続する駆動段階の間に回路全体を動作させる
のに適切な量のエネルギーを蓄積キャパシタ３４４及び
５１６に蓄積するために採用される。抵抗器５０７とダ
イオード５０２の並列接続により、抵抗器５０７の抵抗
特性は直線的になるため、負荷トランジスタ５０１は交
流電圧の半波の終了ごとに確実にブロックされ、従って
、位相角制御装置により提供される予め精密に設定可能
な角度も実質的に得られる。従って、抵抗器５０７は負
荷回路の保持電流を決定する。ツェナーダイオード５０
６は負荷トランジスタ５０１を高すぎるゲート−ソース
電圧から保護する。

冒頭に述べた短絡／過負荷保護回路は第７図に詳細に示
されており、以下、この回路についてさらに詳細に説明
する。

短絡／過負荷保護回路７０は入力接続点７０１でスイッ
チ接続線２２に直接接続される一方、入力接続点７０２
により負荷トランジスタ５０１のソース電極に接続され
る。さらに２つの接続点７０３及び７０４は補助電源３
３の電圧Ｖｏ及びＶｓが現われる出力接続点３４２及び
３３５にそれぞれ接続される。

エミッタが入力接続点７０１に接続されるトランジスタ
７０５は、短絡の場合に、負荷回路の抵抗器５０３の両
端に短絡電流に対応する電圧が現われれば、トランジス
タ７０５のベースと入力接続点７０２との間の抵抗器７
０６とツェナーダイオード７０７の直列接続を介して遅
延なく導通状態とされる。この場合、ツェナーダイオー
ド７０７は規定されたスイッチング閾値を発生するため
に使用される。トランジスタ７０５の遅延駆動は、抵抗
器７１１を介してトランジスタ７０５に接続される抵抗
器７０８及び７０９と、キャパシタ７１０とから成るＲ
Ｃ部材を介して行なわれる。トランジスタ７０５のベー
スはキャパシタ７１２及びそれと並列に接続される抵抗
器７１３を介して入力接続点７０１にさらに接続される
。

抵抗器７１５を介してトランジスタ７０５のコレクタに
接続されるフリップフロップ７１４はトランジスタ７０
５により増幅されるスイッチオフ信号によって駆動され
る。この実施例のフリップフロップ７１４は、出力側で
互いに結合される２つの反転シュミットトリガ７１６及
び７１Ｂから構成される。動作電圧がスイッチオンされ
ると、フリップフロップは、短絡保護が先に応答してい
た場合は、抵抗器７１９とキャパシタ７２０の並列接続
を介して接続点７０３の電圧Ｖｏによりリセットされる
。次に、トランジスタ７０５が導通状態とされると、フ
リップフロップ７１４は第２の安定状態に入り、シュミ
ツ））リガ７１６の否定出力信号は入力接続点３４８及
び抵抗器３５０を介して補助型ｌＡ３３のトランジスタ
３５１のベースに供給されて、このトランジスタを導通
状態とするので、ダーリントントランジスタ３３７はブ
ロックされ、ぞの結果、発光ダイオード３３９の形で実
現された機能表示は消える。同時に、否定出力端子を伴
なう無安定マルチバイブレータ段７２３はシュミットト
リガ７１Ｂの反転出力信号により抵抗器７２１及びダイ
オード７２２を介して解放されるので、トランジスタ７
２５は抵抗器７２４を介してクロック方式で導通状態と
される。

このトランジスタのエミッタはダイオード７２６を介し
て基準電位に接続され、コレクタは抵抗器７２７を介し
て接続点７０４に接続される。接続点７０４は補助電源
３３の出力接続点３３５に対応し且つそれに接続される
ものである。導通状態とされたトランジスタ７２５はＶ
ＭＯＳトランジスタ３３４のドレイン接続点を基準電位
に近づけ、無安定マルチパイプレーク段のパルスごとに
、高電流がＶＭＯＳ　ｌ−ランリスタ３３４と、それと
直列に接続される発光ダイオード３３１　とを介して流
れ、それにより、通常は弱い光しか発生しないこのダイ
オードが短絡保護回路の応答に続く誤動作を報知する明
るい点滅光を発生する。動作電圧がスイッチオンされた
とき、スイッチオンパルス抑制回路６０の出力端子６１
２とトランジスタ７２５のベースとの接続によってトラ
ンジスタ７２５の動作は阻止される。

第３図から第７図を参照して以上説明した個々の回路は
第８図による総回路図にまとめて示されている。総回路
図はイニシエータ１０の詳細な回路をさらに含む、この
場合、イニシエータ自体の機能を検査するために使用さ
れる特別の回路部分を除いて、イニシエータは、たとえ
ばドイツ特許公開公報第３００７９２９号の第１図に示
されるような従来のイニシエータに、公知のイニシエー
タでは単にブロックとして示されるトランジスタＴ３及
びＴ４を含むトリガ段を加えたものと同等であるので、
ここではイニシエータ回路の機能を詳細には説明しない
。

【図面の簡単な説明】

第１図は、本発明による二線式スイッチを示す基本回路
図、第２図は、本発明による二線式スイッチの好ましい実施
例を示すブロック回路図、第３図から第７図は、第２図による二線式スイッチの個
々の回路ブロックの詳細な回路図、及び第８図は、イニ
シエータも詳細に示す第２図による二線式スイッチの完
全な回路図である。１０・・・イニシエータ、２０　、２２・・・スイッチ接続線、２４・・・全波整流プリフジ、３０・・・トランジスタ、　　３２・・・ダイオード、
３３・・・補助電源、　　　３４　、３６・・・抵抗器
、３８・・・論理回路、　　　３９・・・位相角制御装
置、４０・・・ＯＲゲート、　　　４２・・・ＡＮＤゲ
ート、５０・・・ドライバ／スイッチング段、６０・・
・スイッチオンパルス抑制回路、７０・・・短絡／過負
荷保護回路、３３１・・・発光ダイオード、３３２・・・抵抗器、３
３３・・・ツェナーダイオード、３３４・・・ＶＭＯ３）ランリスク、３３５・・・出力接続点、　　　３３６・・・抵抗器、
３３７・・・ダーリントントランジスタ、３３８・・・
抵抗器、　　　　　３３９・・・発光ダイオード３４０
・・・抵抗器、　　　　　３４４・・・キャパシタ、３
９１．３９２・・・演算増幅器、４０５・・・トリガ回
路、４０６・・・出力接続点、５０１・・・負荷トランジスタ、５０２・・・ダイオード、　　　５０３・・・抵抗器、
５０７・・・抵抗器、　　　　　６０１・・・トランジ
スタ、６０３・・・抵抗器、　　　　　６０４・・・キ
ャパシタ、６０５・・・抵抗器、　　　　　６０６・・
・サイリスタ、７０５・・・トランジスタ、７０７・・・ツェナーダイオード、７０８．７０９・・・抵抗器、　　　７１０・・・キャ
パシタ、７１４・・・フリップフロップ。以下余白

Claims

【特許請求の範囲】１、ゼロと最大値との間で脈動する直流電圧を発生する
ための直流電源の両極に接続可能である２本のスイッチ
接続線の間に補助インピーダンスと直列に配置されるパ
ワートランジスタ、特にＶＭＯＳトランジスタと、トラ
ンジスタに対してブロック信号及び駆動信号を発生する
特に無接点形で、外部からの影響を受けるイニシエータ
と、脈動直流電圧の周波数で脈動する補助電圧を発生す
る補助電源とを有する二線式スイッチにおいて、ＯＲ機
能に従って動作し、第１の入力端子（ａ）及び第２の入
力端子（ｂ）を有する第１の回路構成要素（４０）と、
ＡＮＤ機能に従って動作し、２つの入力端子を有する第
２の回路構成要素（４２）とを具備する論理回路（３８
）が設けられ、第２の回路構成要素の一方の入力端子は
第１の回路構成要素（４０）の出力端子に接続され、他
方の入力端子は論理回路（３８）の第３の入力端子（ｃ
）を形成することと；第１の入力端子（ａ）は補助電源
（３３）の出力端子に接続されることと；第２の入力端
子（ｂ）はパワートランジスタ（３０）と補助インピー
ダンス（３２）の共通接続点に接続されることと；第３
の入力端子（ｃ）はイニシエータ（１０）の出力端子（
１８）に接続されることと；論理回路（３８）は、パワ
ートランジスタ（３０）を任意の時点でイニシエータ（
１０）のブロック信号によりブロックでき、続いて、脈
動直流電圧の瞬時パルスの残り時間について論理回路（
３８）の第１又は第２の入力端子（ａ又はｂ）の電圧が
論理値「１」に対応する閾値を越えたときにパワートラ
ンジスタ（３０）をイニシエータ（１０）の駆動信号に
駆動できるように構成されることを特徴とする二線式ス
イッチ。２、補助電源はスイッチ接続線（２０、２２）の間に配
置される分圧器（３４、３６）により形成され、論理回
路（３８）の第１の入力端子（ａ）は分圧器のタップに
接続されることを特徴とする特許請求の範囲第１項記載
の二線式スイッチ。３、補助電源（３３）は蓄積部材（３４４）を有する電
圧調整器として構成されることを特徴とする特許請求の
範囲第１項記載の二線式スイッチ。４、補助電源は入力側にトランジスタ（３３４）を具備
し、前記トランジスタの一方のスイッチング経路接続点
は一方のスイッチ接続線（２０）に接続され、前記トラ
ンジスタの制御電極はこのスイッチ接続線（２０）に接
続されると共に抵抗器（３３２）及びツェナーダイオー
ド（３３３）を介して基準電位に接続され、前記トラン
ジスタの他方のスイッチング経路電極は抵抗器（３４０
）を介して補助電源（３３）の出力端子（３４２）に接
続され、この出力端子は蓄積部材として使用されるキャ
パシタ（３４４）を介してさらに基準電位にも接続され
ることと；別のトランジスタ（３３７）のスイッチング
経路と抵抗器（３３８）の直列接続は抵抗器（３４０）
と並列に配置されることと；別のトランジスタ（３３７
）のベースは抵抗器（３３６）を介して抵抗器（３３８
、３４０）の共通接続点に接続され、この共通接続点は
補助電源（３３）の別の出力端子（３３５）を形成し、
動作中、その出力端子から補助電源（３３）の第１の出
力端子（３４２）の電圧（Ｖｏ）より高い電圧（Ｖｓ）
が取出されることを特徴とする特許請求の範囲第３項記
載の二線式スイッチ。５、スイッチ接続線（２２）に接続される前記トランジ
スタはＶＭＯＳトランジスタ（３３４）であることと；
前記別のトランジスタはダーリントントランジスタであ
ることを特徴とする特許請求の範囲第４項記載の二線式
スイッチ。６、トランジスタ（３３４、３３７）のそれぞれのスイ
ッチング経路分岐路に短絡状態と、機能状態とを指示す
るダイオード（３３１及び３３９）がそれぞれ１つずつ
挿入されることと；補助電源（３３）の別の出力端子（
３３５）は、入力側のトランジスタ（３３４）のスイッ
チング経路と、それと直列に接続される発光ダイオード
（３３１）とを介して高電流を取出すために、短絡／過
負荷保護回路（７０）の応答に従って基準電位に周期的
に接続可能であり、それにより、発光ダイオードは周期
的に点滅することと；別のトランジスタ（３３７）のベ
ースは短絡／過負荷保護回路（７０）の応答に従って、
また、スイッチオンパルス抑制回路（６０）の応答に従
ってブロック電位に接続可能であり、それにより、この
トランジスタ（３３７）のスイッチング経路分岐路の動
作状態を指示するために使用される発光ダイオード（３
３９）は消え且つ別のトランジスタ（３３７）を流れる
電流はブロックされることを特徴とする特許請求の範囲
第４項又は第５項記載の二線式スイッチ。７、直流電源（２４）がスイッチされた後、好ましくは
設定自在の遅延時間をおいて、パワートランジスタ（５
０１）をブロックするためのブロック信号を発生するス
イッチオンパルス抑制回路（６０）が設けられることを
特徴とする特許請求の範囲第１項から第６項のいずれか
１項に記載の二線式スイッチ。８、スイッチオンパルス抑制回路（６０）は、ブロック
信号を発生するために、直流電源（２４）がスイッチオ
ンされたときに制御電極を介して遅延なく導通状態とす
ることができるサイリスタ（６０６）と、サイリスタに
対するブロック信号を発生するために、補助電源（３３
）の出力電圧（Ｖｏ）から発して時間部材（６０３、６
０４、６０５）によって発生される制御電圧に従って動
作される別の制御可能な半導体スイッチ（６０１）とを
具備することを特徴とする特許請求の範囲第７項記載の
二線式スイッチ。９、時間部材（６０３、６０４、６０５）は抵抗器とキ
ャパシタの組合せにより形成されることを特徴とする特
許請求の範囲第８項記載の二線式スイッチ。１０、抵抗器とキャパシタの組合せ（６０３、６０４、
６０５）の抵抗器（６０３、６０５）の少なくとも１つ
は調整可能な抵抗器であることを特徴とする特許請求の
範囲第９項記載の二線式スイッチ。１１、スイッチオンパルス抑制回路（６０）のブロック
信号を別のスイッチング回路（３３、７０）をブロック
するためにそれらのスイッチング回路に供給できること
を特徴とする特許請求の範囲第７項から第１０項のいず
れか１項に記載の二線式スイッチ。１２、少なくとも短絡／過負荷状態の持続中にパワート
ランジスタ（５０１）と、おそらくは別のスイッチング
回路（３３）とに対するブロック信号を発生するための
短絡／過負荷保護回路（７０）が設けられることを特徴
とする特許請求の範囲第１項から第１１項のいずれか１
項に記載の二線式スイッチ。１３、ブロック信号を発生する短絡／過負荷保護回路（
７０）は、ツェナーダイオード（７０７）を含む入力分
岐路を介して遅延なく動作されると共に、時間部材（７
０８、７０９、７１０）、特にＲＣ部材（７０８、７０
９、７１０）を含む別の入力分岐路を介して遅延をもっ
て動作される制御可能な電気スイッチ（７０５）を具備
することと；２つの入力分岐路はパワートランジスタ（
５０１）を含む電力回路の回路点に並列にそれぞれ接続
され、その回路点からパワートランジスタ（５０１）を
流れる電流に対応する電流をタップできることを特徴と
する特許請求の範囲第１２項記載の二線式スイッチ。１４、記憶回路（７１４）は短絡／過負荷保護回路（７
０）の出力回路として設けられることを特徴とする特許
請求の範囲第１２項又は第１３項記載の二線式スイッチ
。１５、周期的点滅信号を発生するように発光ダイオード
（３３１）を動作させる出力信号を発生する無安定マル
チバイブレータは記憶回路（７１４）の出力端子に接続
されることを特徴とする特許請求の範囲第１４項記載の
二線式スイッチ。１６、ベースが並列の入力分岐路の電力回路の側でない
端部に接続され、エミッタは一方のスイッチ接続線（２
２）に直接接続されるトランジスタ（７０５）は短絡／
過負荷回路（７０）の制御可能な電気スイッチ（７０５
）として設けられることと；並列の入力分岐路のベース
の側でない端部に接続される電力回路の回路点は負荷ト
ランジスタ（５０１）に接続されると共に、ダイオード
（５０２）を介して基準電位に接続されることと；低抵
抗測定抵抗器（５０３）は基準電位に接続されるダイオ
ード（５０２）の接続点と、短絡／過負荷保護回路（７
０）のトランジスタ（７０５）のエミッタに接続される
スイッチ接続線（２２）との間に設けられることを特徴
とする特許請求の範囲第１３項から第１５項のいずれか
１項に記載の二線式スイッチ。１７、補助インピーダンス（５０２、５０３）は、パワ
ートランジスタ（５０１）のスイッチング経路に接続さ
れると共に基準電位に接続され、抵抗器（５０７）が並
列に接続されているダイオード（５０２）を具備するこ
とを特徴とする特許請求の範囲第１項から第１６項のい
ずれか１項に記載の二線式スイッチ。１８、ＯＲ機能に従って動作する論理回路（３８）の回
路構成要素は、共にそれぞれ比較器として接続され且つ
それぞれ、補助電源（３３）により発生される電圧（Ｖ
）から取出される基準電圧が現われる１つの入力端子を
含む２つの演算増幅器（３９１、３９２）を有する位相
角制御装置（３９）として構成されることと；補助電源
（３３）からの電圧（Ｖ）に比例する電圧は一方の演算
増幅器（３９１）の第２の入力端子に現われることと；
補助インピーダンス（５０２、５０３、５０７）の両端
の電圧から取出される電圧は他方の演算増幅器（３９２
）の第２の入力端子に現われることと；演算増幅器（３
９１、３９２）の出力端子は位相角制御装置（３９）の
出力端子（４０６）に接続されることを特徴とする特許
請求の範囲第１項から第１７項のいずれか１項に記載の
二線式スイッチ。１９、おそらくは否定出力端子を有するトリガ回路（４
０５）は位相角制御装置（３９）の出力端子（４０６）
に設けられることを特徴とする特許請求の範囲第１８項
記載の二線式スイッチ。２０、別のトランジスタ（３３７）はイニシエータ（１
０）のブロック信号によりプロラグ可能であることを特
徴とする特許請求の範囲第６項記載の二線式スイッチ。