JPS62130525A - Manufacture of semiconductor integrated circuit - Google Patents
Manufacture of semiconductor integrated circuitInfo
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- JPS62130525A JPS62130525A JP60270363A JP27036385A JPS62130525A JP S62130525 A JPS62130525 A JP S62130525A JP 60270363 A JP60270363 A JP 60270363A JP 27036385 A JP27036385 A JP 27036385A JP S62130525 A JPS62130525 A JP S62130525A
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- etching
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- etched
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- Pending
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- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
例えば以下に詳述するBICセルとMO8F’EF’
(電界効果トランジスタ)を組み合わせたFROM、そ
の他のような半導体集積回路の製造方法が開示される。[Detailed Description of the Invention] [Summary] For example, the BIC cell and MO8F'EF' described in detail below
Disclosed is a method for manufacturing semiconductor integrated circuits such as FROM (field effect transistor) and other semiconductor integrated circuits.
かかる半導体集積回路の↓造では、同一のプロセスで形
成した膜又は領域、例えば5IO2IO2膜鳴2くばそ
れ以上のエツチングの繰り返しにより除去することが多
い。本発明によれば、このようなエツチングの終点上そ
の都度正確かつ簡単、容易に検出することができる。In the fabrication of such semiconductor integrated circuits, films or regions formed in the same process, for example, 5IO2IO2 films, are often removed by repeating two or more etching steps. According to the present invention, the end point of such etching can be accurately, simply and easily detected each time.
本発明は、例えばBICPROM、その他のような半導
体集積回路の製造方法に関する。換言すると、本発明は
、同一のプロセスで形成した膜又は領域を複数回のエツ
チングにより除去する工程全音む半導体集積回路の製造
方法に関する。The present invention relates to a method of manufacturing semiconductor integrated circuits such as BICPROM and others. In other words, the present invention relates to a method for manufacturing a semiconductor integrated circuit that includes all steps of removing a film or region formed in the same process by etching multiple times.
半導体集積回路製造のグロセス技術の1つにエツチング
があることは周知の〕恵りである。エツチングは、製造
しようとしている集積回路のノやターンが微細になれば
なるほど入念な作業かもとめられ、また、したがって、
その終点も正確に検出さ対する性質が親水性から疎水性
に変化するのを肉眼で観察することによって行なってい
る。なぜなら、例えば5lo2などの酸化膜は親水性を
呈示し、その下地となるSi基板などは疎水性(撥水性
)を呈示するので、純水中に浸漬してから観察した場合
、前者は水ののりがよく、他方、後者は水?はじくから
である。この検出方法は非常に簡便であるので、エツチ
ング工程において多用されている。It is a well-known fact that etching is one of the processing techniques for manufacturing semiconductor integrated circuits. The finer the holes and turns in the integrated circuit being manufactured, the more elaborate the etching process must be.
The end point is also accurately detected by observing with the naked eye the change in properties from hydrophilic to hydrophobic. This is because, for example, an oxide film such as 5LO2 exhibits hydrophilicity, and the underlying Si substrate exhibits hydrophobicity (water repellency). It glues well, but on the other hand, is the latter water? This is because it repels. Since this detection method is very simple, it is often used in etching processes.
上記したエツチング終点検出方法は、同一のプロセスで
形成した膜又は領域を1回のエツチングによる除去する
のであるならば、何らの問題もなく使用することができ
る。しかし、最近、・セターンが複雑になるにつれて、
同一のプロセスで形成した膜又は領域全2回、もしくは
それ以上のエツチングにより、すなわち、例えば膜又は
領域の一部を第1回のエツチングでかつその残りの部分
を第2回のエツチングで、除去する機会が多く々ってき
ている。このような場合、第1回のエツチングの終点は
スクライブ領域の変化にもとづいて検出することができ
るので支障がないというものの、第1回のエツチング終
点検出でスクライブ領域を利用してしまった後の第2回
及びその後のエツチング終点検出が問題となる。従来、
第2回のエツチング終点検出を、そのエツチングにより
開孔したコンタクト孔の開孔状態全顕微鏡検査すること
により行なうのが一般的となっている。しかしながら、
この終点検出方法は、検査そのものが煩雑であることに
加えて、確実にエツチングが行なわれているか否かまで
評価することが困難である。The etching end point detection method described above can be used without any problems if films or regions formed in the same process are removed by one etching. However, recently, as setan has become more complex,
Removal of a film or region formed by the same process by etching it twice or more, e.g., by etching part of the film or region in the first time and the remaining part in the second time. There are many opportunities to do so. In such a case, the end point of the first etching can be detected based on the change in the scribe area, so there is no problem, but if the scribe area is used to detect the end point of the first etching, Detection of the end point of the second and subsequent etchings becomes a problem. Conventionally,
It is common practice to detect the end point of the second etching by performing a complete microscopic examination of the contact hole formed by the etching. however,
In this end point detection method, in addition to the complicated inspection itself, it is difficult to evaluate whether or not etching is being performed reliably.
したがって、今、複数回のエツチング全行なう場合に2
回目からのエツチングの終点の検出を確実かつ簡単に可
能ならしめる方法を提供することが望まれている。Therefore, if you perform all etching multiple times now, 2
It is desired to provide a method that makes it possible to reliably and easily detect the end point of etching from the second etching.
上記した半導体集積回路製造時のエツチング終点検出の
問題点け、本発明によれば、同一のプロセスで形成した
膜又は領域全複数回のエツチングにより除去するに当り
、エツチングの回数に応じて東鳳俸り1ノ\のスグヲィ
ア゛ライシの;・ソチンク゛7初域112里し・ 塗の
1摩6各区拡’E ’laM的f” ” 7−?レフ゛
字檜諺することを特徴とする半導体集積回路の製法によ
って解決することができる。In view of the above-mentioned problem of detecting the end point of etching during the manufacture of semiconductor integrated circuits, according to the present invention, when the entire film or region formed in the same process is removed by etching multiple times, the etching rate is adjusted according to the number of times of etching. 1 no \'s Suguwia Raishi; ・ Sochinku 7 initial area 112 ri ・ Nuri no 1 ma 6 each area expansion 'E 'laM f'" 7-? This problem can be solved by a method for manufacturing semiconductor integrated circuits, which is characterized by the following characteristics:
本発明の実施において、エツチングされるべき膜又は領
域がS+02でありかつその下地の半導体基板がSiで
ある場合、両者の界面で発生する親水性から疎水性への
変化によりエツチングの終点を検出することが推奨され
る。もちろん、場合によっては、親水性から疎水性への
変化を観察するのではなくて、スクライブ領域の顕微鏡
等の光学的手段による観察によってエツチングの終点を
検出することも可能である。In carrying out the present invention, when the film or region to be etched is S+02 and the underlying semiconductor substrate is Si, the end point of etching is detected by the change from hydrophilicity to hydrophobicity that occurs at the interface between the two. It is recommended that Of course, in some cases, it is also possible to detect the end point of etching by observing the scribe area using an optical means such as a microscope, rather than observing the change from hydrophilicity to hydrophobicity.
本発明では、上記した通り、半導体ウェハのスクライブ
領域をエツチングの回数に応じて複数の部分に区画する
。したがって、エツチング開始時、選うばれたエツチン
グしようと思っている部分以外の部分は何らかの形でエ
ツチングから保護しておかなければならない。この他部
分の保護は、常用されているフォトリソグラフィーの技
術に従い、レジストマスクの使用により有利に行なうこ
とができる。In the present invention, as described above, the scribe area of the semiconductor wafer is divided into a plurality of portions depending on the number of etching operations. Therefore, when starting etching, the selected areas other than the area to be etched must be protected in some way from etching. Other parts can be advantageously protected by using a resist mask according to commonly used photolithography techniques.
次いで、添付の図面全参照しながら本発明の詳細な説明
する。The present invention will now be described in detail with reference to the accompanying drawings.
第1図は、本発明の好ましい1実施例を示したウェハの
部分平面図である。図示される通り、半導体ウェハ10
は複数個のチッ7°20?有し、隣れるチップ間には斜
線で示されるスクライブ領域が存在する。本例では、最
初のエツチングで縦方向のスクライブ領域(第1エツチ
領域)11のみをエッチし、2回目のエツチングで残り
の領域(横方向のスクライブ領域;第2エツチ領域)1
2をエッチする。FIG. 1 is a partial plan view of a wafer showing a preferred embodiment of the present invention. As shown, a semiconductor wafer 10
Is it multiple ticks 7°20? A scribe area shown by diagonal lines exists between adjacent chips. In this example, only the vertical scribe area (first etch area) 11 is etched in the first etching, and the remaining area (horizontal scribe area; second etch area) 11 is etched in the second etching.
Etch 2.
第2図は、本発明のもう1つの好ましい実施例を示した
ウェハの部分平面図である。図示される通り、スクライ
ブ領域の交叉部分が第1エツチ領域21を構成し、その
残りの部分が第2エツチ領域22を構成している。FIG. 2 is a partial plan view of a wafer illustrating another preferred embodiment of the invention. As shown in the figure, the intersecting portion of the scribe area constitutes a first etch area 21, and the remaining portion constitutes a second etch area 22.
さらに、上記した第1図及び第2図のエッチ領域分布例
とは異なって、第3図のような特別のエッチ領域分布側
全採用することも可能である。本例の場合、参照番号3
1が第1エツチ領域を示し、そして参照番号32が第2
エツチ領域を示す。Furthermore, unlike the above-described examples of etch area distribution shown in FIGS. 1 and 2, it is also possible to entirely adopt a special etch area distribution as shown in FIG. In this example, reference number 3
1 indicates the first etching area and reference number 32 indicates the second etching area.
Shows the erotic area.
次いで、本発明方法を、BICセルを有するFROMセ
ル(BICPROM )の製造を例にとって説明する。Next, the method of the present invention will be explained by taking as an example the manufacture of a FROM cell (BICPROM) having a BIC cell.
その前に、BICセルについて簡単に説明しておく。Before that, let me briefly explain the BIC cell.
本発明者らは、先に、絶縁体の破壊(ブレークダウン)
を利用した新しいタイプのプログラミング可能なセルを
開発し、BICセル(Breakdown−of−In
sulator−for−Conduction Ce
1l )と名付ケタ。BIC’IC上、プログラミン
グ時間の短縮に有効であり、また、例えば、MOSF
ETと組み合わせて簡単にFROMセル、そしてFRO
Mセルアレイを製造することができる。BICセルは、
半導体素子基板表面のn−拡散層上に形成されたコンタ
クト領域をカバーする薄い絶縁膜からなり、そしてこの
絶縁膜の表面に例えばアルミニウムのような金属配線(
電極)が接続されている。このBICセルでは、プログ
ラミングの前の段階でn −拡散層と電極とが隔離され
ているけれども、プログラミングの開始に当って外部か
ら書き込み電圧を印加すると、絶縁膜のブレークダウン
がひきおこされることによって拡散層と電極とが接続し
、よって、所望のプログラミングが可能となる。The present inventors first discovered that the breakdown of an insulator
We have developed a new type of programmable cell using BIC cells (Breakdown-of-In
sulator-for-Conduction Ce
1l) and the named digit. It is effective for reducing programming time on BIC'IC, and is also effective for reducing programming time, for example, on MOSF
Easily combine with ET to create FROM cells and FRO
M cell arrays can be manufactured. BIC cell is
It consists of a thin insulating film that covers the contact region formed on the n-diffusion layer on the surface of the semiconductor element substrate, and a metal wiring such as aluminum (for example) is formed on the surface of this insulating film.
electrodes) are connected. In this BIC cell, the n-diffusion layer and the electrode are isolated before programming, but when a write voltage is applied externally at the start of programming, breakdown of the insulating film is caused. The diffusion layer and the electrode are connected, thus allowing desired programming.
BICセルを有するFROMセルの製造に当って、先ず
、トランジスタを形成する必要があるので、Si基板1
上への選択的フィールド酸化膜(5t02膜)2の形成
、ダート酸化膜、ダート電極(PolySl)4の形成
、セルファライン的なソース層及びドレイン層の形成、
CVD法による絶縁膜(PSG膜)3の形成、そしてソ
ース層及びドレイン層上のみのPSG膜の除去によるコ
ンタクト孔13a及び13bの形成を経て、第4図に断
面で示されるような素子構造を得た。PSG膜3は、C
VD法により、1μmの膜厚で形成し、これ全ドライエ
ツチングしてコンタクト孔13a及び13be開孔した
。In manufacturing a FROM cell having a BIC cell, it is first necessary to form a transistor, so the Si substrate 1
Formation of selective field oxide film (5T02 film) 2 on top, formation of dirt oxide film, dirt electrode (PolySl) 4, formation of self-aligned source layer and drain layer,
After forming an insulating film (PSG film) 3 by the CVD method and forming contact holes 13a and 13b by removing the PSG film only on the source and drain layers, the device structure as shown in the cross section in FIG. 4 is created. Obtained. The PSG film 3 is made of C
A film having a thickness of 1 .mu.m was formed by VD method, and the contact holes 13a and 13be were formed by dry etching the entire film.
次いで、ドライ状態で900℃で酸化を行ない、膜厚6
00Xの酸化膜(5102) 23 a及び23bをコ
ンタクト孔内に成長させた(第5図参照)。Next, oxidation was performed at 900°C in a dry state to reduce the film thickness to 6.
Oxide films (5102) 23a and 23b of 00X were grown in the contact holes (see FIG. 5).
次いで、BICセル形成部分の8102膜231Lのみ
全弗酸(HF)の水溶液でエツチング除去した。Next, only 231 L of the 8102 membrane in the BIC cell formation portion was removed by etching with an aqueous solution of total hydrofluoric acid (HF).
新たなコンタクト孔33が形成された(第6図参照)。A new contact hole 33 was formed (see FIG. 6).
なお、このコンタクト孔の開孔は、詳しくは、レジスト
塗布、レジスト膜からエツチング個所の除去=現像、弗
酸の水溶液によるエツチング及び残留レジスト膜の除去
の各工程を経て実施した。このエツチングの終点は、第
3図において、第1エツチ領域31が親水性から疎水性
に変化(Si基板1の露出)したことで検出した。In detail, this contact hole was formed through the following steps: resist application, removal of the etched portion from the resist film (development), etching with an aqueous solution of hydrofluoric acid, and removal of the remaining resist film. The end point of this etching was detected in FIG. 3 when the first etched region 31 changed from hydrophilic to hydrophobic (exposing the Si substrate 1).
引き続いて、第7図に示されるように、Po1ySi膜
5及びその熱酸化膜(SiO□)6上傾次形成した。こ
の工程を詳しく説明すると、次の通りである:先ず、P
o1y Si膜5″lr:c′VD法により膜厚100
0Xにドープ成長させた。次いで、ヒ素(Aa)t−加
速電圧40 keVでイオン注入した。Subsequently, as shown in FIG. 7, a Po1ySi film 5 and its thermally oxidized film (SiO□) 6 were sequentially formed. A detailed explanation of this process is as follows: First, P
o1y Si film 5''lr: c' Film thickness 100 by VD method
It was grown doped to 0X. Next, arsenic (Aa) ions were implanted at a t-acceleration voltage of 40 keV.
次いで、イオン注入したAs を窒素雰囲気中で90
0℃で30分間アニールすることによりドライブインし
た。さらに、A3 ドープのPa1ySi膜5をドラ
イエツチングだより74ターニングした。Next, the ion-implanted As was heated at 90°C in a nitrogen atmosphere.
Drive-in was performed by annealing at 0° C. for 30 minutes. Further, the A3-doped Pa1ySi film 5 was turned by 74 times by dry etching.
最後に、ドライ02を用いて850℃で熱酸化全行ない
、熱酸化膜(s+o2)6t−形成した。Finally, complete thermal oxidation was performed at 850° C. using Dry 02 to form a thermal oxide film (s+o2) 6t−.
BICセル形成部分の絶縁膜を上記のようにして形成し
た後、もう1つのセル形成部分のストン・卆−としての
SiO膜23bを上記第6図のSiO□膜23aの除去
と同様にして弗酸の水溶液でエツチング除去した。新た
なコンタクト孔43が形成された(第8図参照)。なお
、この場合のエツチングの終点は、第2エツチ領域32
(第3図)が親水性から疎水性に変化したことで検出し
た。After forming the insulating film in the BIC cell formation area as described above, the SiO film 23b as a stone/plate in the other cell formation area is removed in the same manner as the removal of the SiO □ film 23a in FIG. 6 above. It was removed by etching with an aqueous acid solution. A new contact hole 43 was formed (see FIG. 8). Note that the end point of etching in this case is the second etching area 32.
(Figure 3) was detected by changing from hydrophilic to hydrophobic.
最後に、通常の配線方法に従い、アルミニウム<ht>
”tスパッタリングにより膜厚1.0μmで蒸着し、さ
らにこれtパターニングすることによってAt配線7a
及び7b(第9図)を形成した。第9図は1本発明によ
るBICセルを有するFROMセルの断面図である。Finally, follow the normal wiring method and connect the aluminum <ht>
The At wiring 7a is deposited by sputtering to a thickness of 1.0 μm, and then patterned.
and 7b (Fig. 9) were formed. FIG. 9 is a cross-sectional view of a FROM cell having a BIC cell according to the present invention.
本発明によれば、半導体集積回路の製造時、すべてのエ
ツチングの終点検出全スクライプ領域のみで正確かつ容
易、簡単に実施することができる。According to the present invention, during the manufacture of semiconductor integrated circuits, the end point detection of all etching can be carried out accurately, easily, and simply using only the entire scribe area.
また、本発明によれば、顕微鏡等の光学的手段上用いて
の終点検出も可能となるので、検査時間全大幅に短縮す
ることができる。したがって、本発明によれば、スルー
プットヲあげ、製造コストを下げることができる。Furthermore, according to the present invention, it is possible to detect the end point using optical means such as a microscope, so the total inspection time can be significantly shortened. Therefore, according to the present invention, throughput can be increased and manufacturing costs can be reduced.
第1図、第2図及び第3図は、それぞれ、本発明の好ま
しい実施例を示した部分平面図であり、そして
第4図〜第9図は、本発明方法の一例を順全追って示し
た断面図である。
図中、10はウェハ、11は第1エツチ領域、12は第
2エツチ領域、そして2oはチップである。1, 2 and 3 are partial plan views showing a preferred embodiment of the invention, and FIGS. 4 to 9 show an example of the method of the invention in full order. FIG. In the figure, 10 is a wafer, 11 is a first etch area, 12 is a second etch area, and 2o is a chip.
Claims (1)
で形成した膜又は領域を複数回のエッチングにより除去
するに当り、エッチングの回数に応じて半導体ウエハの
スクライブラインのエッチング領域を区画し、その都度
、各区画を選択的にエッチングすることを特徴とする半
導体集 積回路の製法。 2、エッチングされるべき膜又は領域がSiO_2であ
りかつその下地の半導体基板がSiである場合、両者の
界面で発生する親水性から疎水性への変化によりエッチ
ングの終点を検出する、特許請求の範囲第1項に記載の
製法。[Claims] 1. In the process of manufacturing a semiconductor integrated circuit, when a film or region formed in the same process is removed by multiple etchings, the scribe line of the semiconductor wafer is etched according to the number of etchings. A method for manufacturing a semiconductor integrated circuit characterized by dividing a region and selectively etching each division each time. 2. When the film or region to be etched is SiO_2 and the underlying semiconductor substrate is Si, the end point of etching is detected by the change from hydrophilicity to hydrophobicity that occurs at the interface between the two. The manufacturing method described in Scope 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60270363A JPS62130525A (en) | 1985-11-30 | 1985-11-30 | Manufacture of semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60270363A JPS62130525A (en) | 1985-11-30 | 1985-11-30 | Manufacture of semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62130525A true JPS62130525A (en) | 1987-06-12 |
Family
ID=17485225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60270363A Pending JPS62130525A (en) | 1985-11-30 | 1985-11-30 | Manufacture of semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62130525A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02153566A (en) * | 1988-04-04 | 1990-06-13 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
JP2009257729A (en) * | 2008-04-18 | 2009-11-05 | Sang Pil Choi | Separable hot water tank |
-
1985
- 1985-11-30 JP JP60270363A patent/JPS62130525A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02153566A (en) * | 1988-04-04 | 1990-06-13 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
JP2009257729A (en) * | 2008-04-18 | 2009-11-05 | Sang Pil Choi | Separable hot water tank |
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