JPS62130096A - Output device for speed error correction signal for time base correction device - Google Patents

Abstract

PURPOSE:To improve the response characteristic to a high frequency jitter of a time base correction operation by making substantially a speed error detection cycle shorter than one horizontal period and performing a higher order curve approximation on the speed error. CONSTITUTION:A reproducing color video signal Sv of an input terminal 1 is imputted to an AFC.APC circuit part 16 through a synchronization separating circuit 2 and a burst separating circuit 3, from the circuit part 16, a speed error signal is outputted and inputted to a speed error correction signal output circuit part 30. Then, the error signal is inputted to a memory 31 for obtaining the delay of about several lines and to a memory 32 for obtaining the delay of about one field and by the memory 31, the delay shorter approximately by one horizontal period than the delay time of a memory 7 is given. Then, the speed error signals of the present field and the preceding field outputted from the memories 31, 32 are supplied to a higher order curve approximation circuit 33, a higher order curve approximation arithmetic processing is performed and the speed error correction signal is outputted. Thereby, the response characteristic to the high frequency jitter of the time base correction operation.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオテープレコーダからの再生映像信号等
の時間軸誤差を補正するための時間軸補正装置に用いら
れる速度エラー補正信号出力装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a speed error correction signal output device used in a time axis correction device for correcting time axis errors in a reproduced video signal etc. from a video tape recorder. .

〔発明の概要〕[Summary of the invention]

本発明は、時間軸誤差を補正するための時間軸補正装置
の速度エラー補正信号出力装置において、現フィールド
の速度エラーと１フィールド前の速度エラーとを用いて
高次曲線近似演算を行うことにより、■水平期間内の速
度エラーを高精度に算出し、時間軸補正の際に速度エラ
ーの高周波成分に対する応答性を向上させるものである
。The present invention provides a speed error correction signal output device of a time base correction device for correcting time base errors, by performing a high-order curve approximation calculation using the speed error of the current field and the speed error of one field before. , (2) The speed error within the horizontal period is calculated with high precision, and the responsiveness to the high frequency component of the speed error is improved during time axis correction.

〔従来の技術〕[Conventional technology]

ビデオテープレコーダの再生信号等には、ヘッドの回転
速度むら等による時間軸変動分、いわゆるシックが含ま
れており、これが映像信号劣化の一因となっている。特
に、カラー映像信号においては位相情報の安定性が重要
であり、このため時間軸補正装置（いわゆるクイムベー
スコレクク）を用いて時間軸誤差を補正することが行イ
っれているＯ ここで第６図は、従来より知られた時間軸補正装置（例
えば特開昭５２−９３１２号公報参照）の基本構成例を
示すブロック回路図である。The playback signal of a video tape recorder includes time axis fluctuations due to unevenness in the rotational speed of the head, so-called sick, which is a cause of video signal deterioration. In particular, the stability of phase information is important for color video signals, and for this reason, time axis correction devices (so-called Quimbase correctors) are used to correct time axis errors. FIG. 6 is a block circuit diagram showing an example of the basic configuration of a conventionally known time base correction device (see, for example, Japanese Patent Laid-Open No. 52-9312).

この第６図において、端子１には、ＶＴＲ（ビテオテー
ブレコーダ）からの再生力ラービテオ信号Ｓｖが供給さ
れており、このビデオ信号Ｓｖは、同期分離回路２及び
バースト分離回路３に供給される。同期分離回路２から
の同期信号はＡＦＣ回路４１こ供給され、このＡＦＣ回
路４からはビデオ信号Ｓｖの周波数に追従したクロック
が得られ、これがＡＰＣ回路５１こ供給される。また、
このＡＰ　Ｃ回路５にはバースト分離回路３からのバー
スト信号が供給される。そして、このＡＰＣ回路５より
ビデオ信号ＳＶの周波数に追従し、かつバースト信号に
位相ロックした、例えば４ｆｓｃ　（ｆｓｃはバースト
信号のカラーサブキャリア周波数）の信号が得られ、こ
れが書き込みクロックとされる〇この書き込みりロック
は、Ａ／Ｄ変換器６及びメモリ７に供給される。In FIG. 6, a reproduced video signal Sv from a VTR (video table recorder) is supplied to a terminal 1, and this video signal Sv is supplied to a sync separation circuit 2 and a burst separation circuit 3. The synchronization signal from the synchronization separation circuit 2 is supplied to an AFC circuit 41, and a clock that follows the frequency of the video signal Sv is obtained from the AFC circuit 4, and this is supplied to the APC circuit 51. Also,
The APC circuit 5 is supplied with a burst signal from the burst separation circuit 3. Then, a signal of, for example, 4 fsc (fsc is the color subcarrier frequency of the burst signal) that follows the frequency of the video signal SV and is phase-locked to the burst signal is obtained from the APC circuit 5, and this is used as the write clock. This write lock is supplied to A/D converter 6 and memory 7.

また、端子１に供給されるビデオ信号ＳｖはＡ／Ｄ変換
器６でデジタル信号に変換された後メモリγζこ供給さ
れる。そして、このメモリγに上述の書き込みクロック
を用いて書き込まれ記憶されると共に、書き込みクロッ
クと同じ周波数で、時間軸変動を考慮して作られた読み
出しクロックを用いてその記１意内芥が読み出される。Further, the video signal Sv supplied to the terminal 1 is converted into a digital signal by the A/D converter 6 and then supplied to the memory γζ. Then, it is written and stored in this memory γ using the above-mentioned write clock, and at the same time, the contents of the memory γ are read out using a read clock that has the same frequency as the write clock and is created in consideration of time axis fluctuations. It will be done.

また、８は読み出しりＯツク発生器で、これからの一定
周波数（４ｆｓｃ　）の読み出しクロックは位相変調回
路９を介してメモリ７及びＤ／Ａ変換器１０に供給され
る。Further, reference numeral 8 denotes a readout clock generator, from which a readout clock of a constant frequency (4 fsc) is supplied to the memory 7 and the D/A converter 10 via the phase modulation circuit 9.

また、バースト分離回路３からのバースト信号は速度エ
ラー検出回路１１に供給され、この検出回路１１より速
度エラーが検出され、その速度エラー信号は速度エラー
メモリ１２に供給されて記憶される。そして、この速度
エラーメモリ１２からは、メモリ７より読み出されるビ
デオ信号に対応した速度エラー信号が順次読み出されて
位相変調回路９に供給され、上述したようにメモリ７及
びＤ／Ａ変換器１０に供給される読み出しりロックが位
相変調される。したがって、出力端子１３には時間軸誤
差の補正された良好なビデオ信号が得られる。Further, the burst signal from the burst separation circuit 3 is supplied to a speed error detection circuit 11, a speed error is detected by this detection circuit 11, and the speed error signal is supplied to a speed error memory 12 and stored. Then, from this speed error memory 12, speed error signals corresponding to the video signals read from the memory 7 are sequentially read out and supplied to the phase modulation circuit 9. The readout lock provided to the is phase modulated. Therefore, a good video signal with time axis errors corrected can be obtained at the output terminal 13.

この他、特開昭５６−７３９９２号公報記載の技術ζこ
おいては、速度エラー検出回路１１及び速度エラーメモ
リ１２の代りζこ第７図に示すような速度エラー補正信
号出力回路部２０を用い、３本以上の連続する水平走査
線のカラーバースト成分の位相情報に基いて位相誤差（
速度エラー）の２次近似を行い、この２次近似速度エラ
ーにより位相変調回路９を制御するようにしている。In addition, in the technique described in Japanese Patent Application Laid-Open No. 56-73992, instead of the speed error detection circuit 11 and the speed error memory 12, a speed error correction signal output circuit section 20 as shown in FIG. 7 is used. The phase error (
A second-order approximation of the speed error) is performed, and the phase modulation circuit 9 is controlled by this second-order approximation speed error.

この第７図の速度エラー補正信号出力回路部２０におい
て、端子２１には上記バースト分離回路３等からのバー
スト信号、特にバースト位相情報ＰＮ＋１が供給され、
Ｌ　Ｈメモリ（あるいは遅延装置）２２と加算器（ある
いは減算器）２３とにより、Ｉ　Ｈ間に生じた位相誤差
（速度エラー）であるＰＮ＋Ｉ　　ＰＮ　が検出される
。この検出出力ｐ　Ｎ＋１−ＰＮは、速度エラーの１次
成分として積分器２４に送られると共に、２次成分を得
るための回路部２５に送られる。この回路ｍ２５は、Ｉ
Ｈメモリ（遅延装置）２６、加算器（＄、算器）２７、
積分器２８及び加算器２９より成る。加算器（減算器〕
２７からの出力 （ＰＮ＋１−ＰＮ　）　−（ＰＮ−ＰＮ−１）が、誤差
の２次微分の近似となっており、これを積分器２８で積
分し、加算器２９で加算した後、上記積分器２４に送る
ことによって、誤差の２次成分近似が行われる。この積
分器２４からの出力にて例えば第６図の位相変調回路９
を制御するわけである。In the speed error correction signal output circuit section 20 shown in FIG. 7, the burst signal from the burst separation circuit 3 and the like, particularly the burst phase information PN+1, is supplied to the terminal 21.
The LH memory (or delay device) 22 and adder (or subtracter) 23 detect PN+I PN which is the phase error (speed error) occurring between IH. This detection output pN+1-PN is sent to the integrator 24 as a first-order component of the speed error, and is also sent to a circuit section 25 for obtaining a second-order component. This circuit m25 is I
H memory (delay device) 26, adder ($, calculator) 27,
It consists of an integrator 28 and an adder 29. Adder (subtractor)
The output (PN+1-PN)-(PN-PN-1) from 27 is an approximation of the second derivative of the error, which is integrated by the integrator 28 and added by the adder 29. 24, a second-order component approximation of the error is performed. Using the output from this integrator 24, for example, the phase modulation circuit 9 of FIG.
In other words, it controls.

〔発明が解決しようとする間遠点〕[The far point that the invention is trying to solve]

ところで、これらの第６図や第７図に示すような時間軸
補正装置の速度エラー補正信号出力装置においては、速
度エラーの検出周波数はいずれも水平周波ｆｆ、ｆｌ＋
（例えば１５．７３４　ｋＩ−（ｚ）であり、すなわち
ＩＨ（１水平期間〕毎に速度エラー検出が行われるのみ
である。したがって、第６図の例では、標本化の定理か
ら、速度エラーのうちの水平周波数ｆ　Ｉ＋の％以上の
周波数成分の検出は不可能であり、また第７図の例でも
■１毎のエラー検出であるためｌ　Ｈの範囲内でのより
細かい変動には追従できない。By the way, in the speed error correction signal output device of the time axis correction device as shown in FIGS. 6 and 7, the speed error detection frequency is the horizontal frequency ff, fl+
(For example, 15.734 kI-(z), that is, speed error detection is only performed every IH (one horizontal period). Therefore, in the example of Fig. 6, from the sampling theorem, the speed error It is impossible to detect frequency components greater than % of the horizontal frequency f I+, and in the example in Figure 7, errors are detected every 1, so it is not possible to follow finer fluctuations within the range of lH. .

したがって、時間軸補正装置の時間軸変動に対する応答
性は３ｋＨｚ程度にとどまり、高周波シックに対する応
答性がよくなく、残留エラーを発生することになる。Therefore, the responsiveness of the time axis correction device to time axis fluctuations is limited to about 3 kHz, and the responsiveness to high frequency chics is poor, resulting in residual errors.

本発明は、このような実情に鑑みなされたものであり、
速度エラー検出周期を実質的にＩＨよりも短かくすると
ともに、速度エラーについての高次の曲線近似を行うこ
とにより、時間軸補正動作の高周波シックに対する応答
性を向上させるような速度エラー補正信号出力装置の提
供を目的とする０ 〔間１ｍ点を解決するための手段〕 本発明は、上述の間層点を解決するために、入力映像信
号の時間軸誤差を補正する時間軸補正装置に速度エラー
補正信号を供給する装置において、上記入力映像信号の
速度エラー信号が供給され、この速度エラー信号を１フ
ィールド遅延させるためのフィールドメモリと、現フィ
ールドの速度エラー信号及び上記フィールドメモリから
の１フィールド前の速度エラー信号に基いて演算を行っ
て高次曲線近似された速度エラー補正信号を出力する高
次曲線近似回路部とを有して成ることを特徴としている
。The present invention was made in view of these circumstances,
Speed error correction signal output that improves responsiveness to high frequency sick in time axis correction operation by making the speed error detection cycle substantially shorter than IH and performing high-order curve approximation for speed errors. [Means for solving the 1 m point between 0 and 1 m points] In order to solve the above-mentioned interlayer points, the present invention provides a time axis correction device that corrects the time axis error of an input video signal with a speed correction device. The apparatus for supplying an error correction signal is supplied with a velocity error signal of the input video signal, and includes a field memory for delaying the velocity error signal by one field, and a field memory for delaying the velocity error signal of the current field and one field from the field memory. The present invention is characterized by comprising a high-order curve approximation circuit section that performs calculations based on the previous speed error signal and outputs a speed error correction signal that has been approximated to a high-order curve.

〔作　用〕[For production]

一般に映像信号は、フィールド間で０．５　Ｈ（ＬＩは
水平期間）のオフセットを有しインターレースしている
こと、及び時間軸誤差のうちの位相変動成分はフィール
ド相関を持っていることより、■フィールド前の速度エ
ラー信号は現フィールドの速度エラー信号に対して０．
５Ｉ−１だけずれた位置で検出されたものとみなすこと
ができ、これらの現フィールドの速度エラー信号と前フ
ィールドの速度エラー信号とにより、実質的に０．５Ｈ
周期でサンプルされたと同等な位相情報に基く速度エラ
ー信号を得ることができる。この０．５Ｈサンプル周期
相当の速度エラーを演算処理して高次曲線近似を行うこ
とにより、Ｈ期間内の位相変動を高精度に補正可能な速
度エラー補正信号を得ることができる。In general, video signals are interlaced with an offset of 0.5 H (LI is the horizontal period) between fields, and the phase fluctuation component of the time axis error has field correlation. The velocity error signal before the field is 0.0 with respect to the velocity error signal of the current field.
It can be considered that the detection was performed at a position shifted by 5I-1, and due to the speed error signal of the current field and the speed error signal of the previous field, the difference is substantially 0.5H.
A velocity error signal based on phase information equivalent to that sampled at a period can be obtained. By performing arithmetic processing on the speed error corresponding to this 0.5H sampling period and performing high-order curve approximation, it is possible to obtain a speed error correction signal that can correct phase fluctuations within the H period with high precision.

〔実施例〕〔Example〕

第１図は本発明の一実施例となる速度エラー補正信号出
力装置を用いて構成される時間軸補正装置を概略的に示
すプロツク図である。FIG. 1 is a block diagram schematically showing a time axis correction device constructed using a speed error correction signal output device according to an embodiment of the present invention.

この第１図において第６図と対応する部分には同一の指
示符号を付しており、入力端子１に供給されたビデオテ
ープレコーダからの再生カラービデオ信号Ｓｖは、同期
分離回路２、バースト分離回路３及びＡ／Ｄ変換器６に
それぞれ供給される。In FIG. 1, parts corresponding to those in FIG. The signal is supplied to the circuit 3 and the A/D converter 6, respectively.

同期分離回路２からの同期信号及びバースト分離回路３
からのバースト信号は、Ａ　Ｆ　Ｃ−Ａ　Ｉ）　Ｃ回路
部１６にそれぞれ供給され、ＡＦＣ−ＡＰＣ回路部１６
からは、上記人カビチオ信号Ｓｖの周波数に追従しかつ
バースト信号に位相ロックした例えば４ｆｓｃ（ｆｓｃ
はカラーサブキャリア周波数）の信号が得られる。この
周波ａ４　ｆ　ｓｃの信号は、書き込みクロックとして
、メモリ７及びメモリ入力側のＡ／Ｄ変換器６に供給さ
れる。Sync signal from sync separation circuit 2 and burst separation circuit 3
The burst signals from the AFC-APC circuit section 16 are respectively supplied to the AFC-A
For example, 4fsc (fsc
is the color subcarrier frequency). This signal of frequency a4 f sc is supplied as a write clock to the memory 7 and the A/D converter 6 on the memory input side.

読み出しりＯツク出力回路部１γは、例えば入力端子１
８からの基準ビデオ信号（の同期信号等）に応じて一定
周波数（例えば４ｆｓｃ）の信号を発生し、この信号を
後述する速度エラー補正信号に応じて位相変調して得ら
れた読み出しりＯツクを出力するものであり、この読み
出しタロツクはメモリ７およびメモリ出力側のＤ／Ａ変
換器１０に供給される。The readout output circuit section 1γ has an input terminal 1, for example.
A signal of a constant frequency (for example, 4fsc) is generated according to the reference video signal (synchronization signal, etc.) from 8, and this signal is phase-modulated according to a speed error correction signal to be described later. This readout tarlock is supplied to the memory 7 and the D/A converter 10 on the memory output side.

したがって、入力端子１に供給された入カビチオ信号Ｓ
ｖは、Ａ／Ｄ変換器６でディジクル信号に変換されメモ
リ７に書き込まれる際に、同期信号局Ｋ［Ｈ周期）毎に
ＡＦＣ及びＡＰＣが行われ、また、メモリ７に書き込ま
れた内容を読み出してＤ／Ａ変換する際に、■−ｆ周期
の期間内での時間軸変動、いわゆる速度エラーの補正が
行われる。Ｄ／Ａ変換器１０力）らのアナロク信号に変
換され時間軸誤差の補正されたビデオ信号は、出力端子
１３より取り出される。Therefore, the input signal S supplied to input terminal 1
When v is converted into a digital signal by the A/D converter 6 and written to the memory 7, AFC and APC are performed for each synchronization signal station K [H period], and the contents written to the memory 7 are When reading out and performing D/A conversion, correction of time axis fluctuations within the period of the -f cycle, so-called speed errors, is performed. A video signal from the D/A converter 10 which has been converted into an analog signal and whose time axis error has been corrected is taken out from an output terminal 13.

なお、メモリ１は、ビデオ信号を最大数ライン程度（数
Ｈ程度）遅延可能な可変遅延手段となるものであり、こ
のメモ１Ｊ７ｉこ対する書き込み、読み出し間の遅延時
間を制御することにより、入カビチオ信号の上記時間軸
変動を吸収するわけである。Note that the memory 1 is a variable delay means that can delay the video signal by a maximum of several lines (several H), and by controlling the delay time between writing and reading to this memory 1J7i, the input video signal can be This absorbs the above-mentioned time axis fluctuation of the signal.

次に、本発明実施例の要部である速度エラー補正信号出
力回路部３０について説明する。Next, the speed error correction signal output circuit section 30, which is a main part of the embodiment of the present invention, will be explained.

この速度エラー補正信号出力回路都３０には、Ａ　Ｆ　
Ｃ−Ａ　Ｐ　Ｃ回路部１６からの速度エラー信号が供給
されている。Ｃの速度エラー信号は、上記人力ビデオ信
号Ｓｖ中のカラーバースト信号（カラーサブキャリア信
号）の位相ダが、時間経過と乏もに第２図のように変動
しているとき、現時点の位相値からＩＨ前の位相値を減
算して得られる第３図に示すような位相差△Ｘに対応す
るものである。これらの第２図及び第３図において、○
（白丸）は現フィールドの位相値及び位相差をそれそ゛
れ示し、・（黒丸）は前フィール１−（１垂直期間前）
の位相値及び位相差をそれぞれ示しているうここで、第
１図のＡＦＣ−ＡＰＣ回路部１６のＡＰＣ動作によって
、メモリ７に書き込まれた形態のビデオ信号の位相は、
ＩＨ毎に基準位相ζこ制御されていることより、ｌ　Ｈ
期間の初期の位相誤差がＯで、当該Ｈ期間の終期に第３
図に示す位相差８２分の位相誤差が生じていることにな
り、この１１期間内の位相誤差の変動曲線を速度エラー
補正信号出力回路部３０により高次曲線（例えば２次曲
線）近似して求めるわけである。このとき、連、続する
２フイ一ルド間の水平同期位電は０．５　Ｈだけずれて
いる点、及び速度エラー信号のフィールド間の相関性が
強い点を考慮して、現フィールドの速度エラーと前フィ
ールドの速度エラーとを用いることにより、実質的に０
．５１（毎の速度エラ検出が行え、このＱ、　５．　Ｈ
毎の速度エラーに基いて高次曲線近似を行う。This speed error correction signal output circuit 30 has an A F
A speed error signal from the C-APC circuit section 16 is supplied. When the phase of the color burst signal (color subcarrier signal) in the human-powered video signal Sv fluctuates over time as shown in FIG. 2, the speed error signal C is the current phase value. This corresponds to the phase difference ΔX as shown in FIG. 3 obtained by subtracting the phase value before IH from . In these figures 2 and 3, ○
(White circles) indicate the phase value and phase difference of the current field, and (black circles) indicate the previous field 1 - (1 vertical period ago)
Here, the phase of the video signal written in the memory 7 by the APC operation of the AFC-APC circuit section 16 in FIG. 1 is as follows.
Since the reference phase ζ is controlled for each IH, lH
The initial phase error of the period is O, and the third phase error is O at the end of the H period.
A phase error corresponding to 82 phase differences as shown in the figure has occurred, and the fluctuation curve of the phase error within these 11 periods is approximated by a higher-order curve (for example, a quadratic curve) by the speed error correction signal output circuit section 30. That's what I'm asking for. At this time, taking into consideration the fact that the horizontal synchronization potential between two consecutive fields is shifted by 0.5H and the fact that there is a strong correlation between fields of the speed error signal, the speed of the current field is determined. By using the error and the velocity error of the previous field, virtually zero
．． 51 (speed error detection can be performed for each Q, 5.H
High-order curve approximation is performed based on the speed error at each time.

すなわち、ＡＦＣ−ＡＰＣ回路部１６からの速度エラー
信号は、数ライン（数Ｈ）程度の遅延をもたせるための
メモリ３１と、１フィールド（ＩＶ）程度の遅延をもた
せるためのメモリ３２とに、それぞれ送られる。メモリ
３１は、ビデオ信号用のメモリγの遅延時間よりＩ　Ｈ
短かい程度の遅延を速度エラー信号にもたせるためのも
のであり、これは現時点でのメモリ７から読み出される
信号を時間軸補正するために、次のラインの上記位相差
情報が必要とされるためである。これらのメモ１Ｊ３１
，３２から出力された現フィールド及び前フィールドの
速度エラー信号は、高次曲線（例えば２次曲線）近似回
路３３に供給され、高次曲線近似演算処理が行われて、
速度エラー補正信号が出力される。That is, the speed error signal from the AFC-APC circuit unit 16 is sent to the memory 31 for giving a delay of about several lines (several H) and the memory 32 for giving a delay of about 1 field (IV), respectively. Sent. The memory 31 has IH
This is to give a short delay to the speed error signal, and this is because the above phase difference information of the next line is required to correct the time axis of the signal read out from the memory 7 at the current time. It is. These notes 1J31
, 32 are supplied to a higher-order curve (for example, quadratic curve) approximation circuit 33, where they are subjected to higher-order curve approximation calculation processing.
A speed error correction signal is output.

ここで、第２図の時間ｔ＝０からｔ＝　Ｈまでの間の位
相変動を、例えば２次曲線近似により演算する場合につ
いて説明する。Here, a case will be described in which the phase fluctuation from time t=0 to t=H in FIG. 2 is calculated by, for example, quadratic curve approximation.

時間【−〇においては、上記ＮＰＣの作用により基準位
相に制御されるから、補正すべき位相変動曲線は第４図
のようにｔ＝０で位相グがＯになるものと考えればよい
。このとき、前フィール１−相差△ｍ＋（＝Ｘとする）
、及び現フィールドの速度エラー和尚するｔ−０とＨと
の間の位相差６戸２（＝Ｙとする）に基いて、これらの
各点（ｔ−−Ｈ、０，Ｈ、Ｆ■の４点）を通るような２
次曲線ダ（ｔｌ　＝　Ａ　ｔ２＋Ｂ　ｔ　＋Ｃ・・・・
・・・・・・・・・・・■を求める。すなイつち、Ｘ、
Ｙを用いて定数Ａ、Ｂ。At time [-0], the phase is controlled to the reference phase by the action of the NPC, so the phase fluctuation curve to be corrected can be considered to have a phase value of O at t=0 as shown in FIG. At this time, front feel 1 - phase difference △m + (=X)
, and the phase difference between t-0 and H to reduce the velocity error of the current field (=Y), each of these points (t--H, 0, H, F) 2 that passes through 4 points)
The following curve Da(tl = A t2+B t +C...
......... Find ■. Sunaitsuchi, X,
Constants A and B using Y.

Ｃを決定する。Determine C.

ここで、上述したＡ　Ｐ　Ｃによりｔ＝Ｑでの位相が０
となることより、 ９６ｔｏ＋＝ｃ＝ｏ　　　　　　　　　　・・・・・・
・・・・・・・・・■すなわちグ（↑１＝Ａｔ２−）−
Ｂｔと考えればよい。また、上記Ｘ（＝△白）、Ｙ（＝
△グ２）は、０　（’Ｎ）−グ（−）＝ＷＸ　　　・・
・・・・・・・・・・・・・■ダ（１４−グ（０）　＝
　Ｙ　　　　　　　　　　・・・・・・・・・・・・・
・・■であるから、 Ｘ Ｂ−ｎ　　　　　　　　　・・・・・・・・・・・・・
・・■となり、ｔ＝Ｑ〜Ｈ間の位相変動（速Ｉｆエラー
）の２次曲線近似式は、 となる。Here, due to the above-mentioned A P C, the phase at t=Q is 0.
From that, 96to+=c=o...
・・・・・・・・・■ That is, G(↑1=At2−)−
You can think of it as Bt. In addition, the above X (=△white), Y (=
△g2) is 0 ('N) - g(-) = WX...
・・・・・・・・・・・・■Da(14-g(0)=
Y・・・・・・・・・・・・・・・
Since ・・・■, X B−n ・・・・・・・・・・・・・・・
...■, and the quadratic curve approximation formula for the phase fluctuation (speed If error) between t=Q and H is as follows.

この■式において、時間ｔを乗算することは、回路上で
は時間積分を行うことに相当し、■式を変形して、 （（Ｙ−Ｘ）−ｚ・ｔ＋Ｘ−、ｑ）ｔ　　　・・・・・
・・・・・・・・・■とすれば、これは第５図の回路構
成により容易に実現できる。In this formula (2), multiplying by time t corresponds to performing time integration on the circuit, and by transforming the formula (2), ((Y-X)-z・t+X-, q)t...・・・
. . . If .

すなわち、第５図は第１図の高次曲線近似回路擦３３の
一具体例としての２次曲線近似回路憬を示し、入力端子
４１には前フィールドの速度エラー（上記Ｘに相当）が
上記メモリ３１から供給されるととも（こ、入力端子４
２には現フィールドの速度エラー（上記Ｙに相当）が上
記メモリ３２から供、治されている。これらのＸ、Ｙの
信号が加算器（減算器）４３により減算されることによ
りＹ−Ｘが得られる。加算器４３からのＹ−ＸＧこ相当
■ する信号は、係数乗算器４４によりｎが乗算され、積分
器４５＋こて時間積分されて、この積分器４５からは、
（ｙ−ｘ　）・ｎ２・ｔの信号が得られる。That is, FIG. 5 shows a quadratic curve approximation circuit as a specific example of the high-order curve approximation circuit 33 in FIG. It is supplied from the memory 31 (this input terminal 4
2, the speed error of the current field (corresponding to Y above) is provided from the memory 32 and corrected. Y-X is obtained by subtracting these X and Y signals by an adder (subtractor) 43. The signal corresponding to Y-XG from the adder 43 is multiplied by n by the coefficient multiplier 44, and is time-integrated by an integrator 45+trowel, and from this integrator 45,
A signal of (y-x)·n2·t is obtained.

また、入力端子４１からの上記Ｘの信号は、係数乗算器
４６にて汀が乗算され、加算器４７に送られて上記積分
器４５からの出力と加算される。したがって、加算器４
７からの出力は、（Ｙ−Ｘ）・−２・ｔ＋Ｘ−ｑに相当
する信号となり、これが積分器４８に送られて時間積分
されること（こより、上記０式に相当する２次曲線近似
された速度エラー補正信号となって出力端子４９より取
り出される。出力端子４９からの速度エラー補正信号は
、第１図の読み出しりＯツク出力回路部１７ｉこ送られ
て、一定周波数（例えば４　ｆｓｃ　）の信号の位相を
上記２次曲線近似された速度エラー補正信号に応じて制
御すること（こより、上述した読み出しクロックを得る
わけである。The X signal from the input terminal 41 is multiplied by a coefficient in a coefficient multiplier 46, sent to an adder 47, and added to the output from the integrator 45. Therefore, adder 4
The output from 7 becomes a signal corresponding to (Y-X) -2 t + The speed error correction signal is output from the output terminal 49.The speed error correction signal from the output terminal 49 is sent to the readout output circuit 17i in FIG. ) is controlled in accordance with the speed error correction signal approximated by the quadratic curve (this is how the read clock described above is obtained).

なお、第５図の回路以外にも上記■式の演算を実現する
回路を構成できることは勿論である。It is of course possible to configure a circuit other than the circuit shown in FIG. 5 to realize the calculation of the above equation (2).

したがって、速度エラー補正信号出力回路部３０からの
速度エラー補正信号は、実質的に帆５Ｈのサンプリング
周期で検出されたのと等価な位相情報（第２図、第４図
参照）により得られた位相差△ダ、すなわち速度エラー
に基き、例えば２次曲線近似を行うことによって得られ
たｔ＝０〜Ｈ間の位相誤差の変動曲線に対応するもので
あるため、従来のＨ周期の位相情報による速度エラー等
（こ比べて略２倍の周波数の高周波成分まで検出てきる
ことになり、しかも２次曲線近似を行っているため、１
次の（線形の）近似に比べて、現実の位相変動曲線の非
線形成分をも含めたより高精度の速度エラー補正曲線を
得ることができる。したがって、時間軸補正（こおいて
、入力ビデオ信号の高周波ジッタに対する応答性を大幅
に（従来の略２倍の周波数まで）改善でき、非線形の変
動成分も含めた高品質の時間軸誤差の補正を行わせるこ
とが可能となる。Therefore, the speed error correction signal from the speed error correction signal output circuit section 30 is obtained using phase information substantially equivalent to that detected in the sampling period of the sail 5H (see FIGS. 2 and 4). It corresponds to the phase error variation curve between t = 0 and H obtained by performing quadratic curve approximation, for example, based on the phase difference Δda, that is, the speed error, so it is different from the conventional H period phase information. speed errors, etc. (compared to this, high-frequency components with frequencies that are approximately twice as high as those of
Compared to the following (linear) approximation, it is possible to obtain a more accurate speed error correction curve that also includes the nonlinear component of the actual phase fluctuation curve. Therefore, in time axis correction, the response to high frequency jitter of the input video signal can be significantly improved (up to approximately twice the frequency of conventional methods), and high quality correction of time axis errors including nonlinear fluctuation components can be achieved. It becomes possible to perform the following.

以上は、２次曲線近似の例であるが、この他、３次以上
の高次曲線近似を行ってもよい。The above is an example of quadratic curve approximation, but higher-order curve approximation of third or higher order may also be performed.

例えは３次曲線として、 ｙ３（ｔｌ　＝　Ａ　ｔ３＋Ｂ　ｔ　　　　　　　　・
・・・・・・・・・・・・・・■を想定する場合の式は
、 ０（ｔｌ−、（Ｙ−Ｘ）ｔ’十１（４−Ｘ−！−Ｙ）ｔ
３ＨＨ３３ ・・・・・・・・・・・・・・（◇ となる。For example, as a cubic curve, y3(tl = A t3 + B t ・
・・・・・・・・・・・・・・・■ The formula is 0(tl-, (Y-X)t'11(4-X-!-Y)t
3HH33・・・・・・・・・・・・・・・(◇)

また、時間軸補正装置の全体構成は第１図の例楠°乏 に限定されず、種々の構成の時間４Ｍ）１　’に；＃装
置（こ本発明の速度エラー補正信号出力装置を使用でき
ることは勿論である。Furthermore, the overall configuration of the time axis correction device is not limited to the example shown in FIG. 1, but the speed error correction signal output device of the present invention can be used to Of course.

〔発明の効果〕〔Effect of the invention〕

実質的に帆５Ｈ周期でサンブリンクされタト同等な位相
情報の誤差に対応した速度エラー信号が用いられるため
、時間軸補正動作の応答性を従来の約２倍程度にまで向
上させることができると共に、速度エラーを２次以上の
高次曲線にて近似しているため、より高精度の時間１１
ＭＩ＋補正が行補正。Since a speed error signal that corresponds to an error in phase information that is substantially sunblinked with a sail period of 5H is used, it is possible to improve the responsiveness of the time axis correction operation to approximately twice that of the conventional method. , the speed error is approximated by a quadratic or higher order curve, so the time 11 is more accurate.
MI+ correction is line correction.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例となる速度エラー補正信号出
力装置を用いて構成される時間軸補正装置を概略的に示
すブロック図、第２図は入力ビデオ信号のカラー−リ゛
ブキャリアの位相変動を示すグラフ、第３図は検出され
る速度エラーとしてのカラーサブキャリア位相差を示す
グラフ、第４図は速度エラーの２次曲線近似を説明する
ためのグラフ、第５図は第１図の高次曲線近似回路の一
興体例を示すブロック回路図、第６図は従来より知られ
た時間軸補正装置の概略構成を示すブロック図、簗７図
は速度エラー補正信号出力回路部の従来例を示すブロッ
ク回路図である。 １６・・・・・・・・・ＡＦＣ−ＡＰＣ回路部１７・・
・・・・・・・読み出しクロック出力回路部３０・・・
・・・・・・速度エラー補正信号出力回路部３１・・・
・・・・・・メモリ ３２・・・・・・・・・　（フィールド）メモリ３３・
・・・・・・・・高次曲線近似回路ｆ）’５−”ｊフ゛
キャリアのイ’−ｈ刊賞動第２図 逢崖工り−　とＬズのカラーすフ゛子ヤリアイ立相先第
３図FIG. 1 is a block diagram schematically showing a time axis correction device configured using a speed error correction signal output device according to an embodiment of the present invention, and FIG. Graph showing phase fluctuations, Figure 3 is a graph showing color subcarrier phase difference as detected speed error, Figure 4 is a graph to explain quadratic curve approximation of speed error, Figure 5 is graph 1. Figure 6 is a block diagram showing an example of a high-order curve approximation circuit, Figure 6 is a block diagram showing a schematic configuration of a conventionally known time axis correction device, and Figure 7 is a conventional speed error correction signal output circuit. FIG. 2 is a block circuit diagram illustrating an example. 16...AFC-APC circuit section 17...
...Read clock output circuit section 30...
...Speed error correction signal output circuit section 31...
...Memory 32... (Field) Memory 33.
・・・・・・High-order curve approximation circuit Figure 3

Claims (1)

【特許請求の範囲】 入力映像信号の時間軸誤差を補正する時間軸補正装置に
速度エラー補正信号を供給する装置において、 上記入力映像信号の速度エラー信号が供給され、この速
度エラー信号を１フィールド遅延させるためのフィール
ドメモリと、 現フィールドの速度エラー信号及び上記フィールドメモ
リからの１フィールド前の速度エラー信号に基いて演算
を行って高次曲線近似された速度エラー補正信号を出力
する高次曲線近似回路部とを有して成る時間軸補正装置
の速度エラー補正信号出力装置。[Scope of Claims] In a device for supplying a speed error correction signal to a time axis correction device that corrects a time axis error of an input video signal, the speed error signal of the input video signal is supplied, and this speed error signal is transmitted for one field. a field memory for delaying, and a high-order curve that performs calculations based on the speed error signal of the current field and the speed error signal of one field before from the field memory and outputs a speed error correction signal approximated by the high-order curve. A speed error correction signal output device for a time base correction device, comprising an approximation circuit section.