JPS62129884A - Display unit - Google Patents
Display unitInfo
- Publication number
- JPS62129884A JPS62129884A JP60268344A JP26834485A JPS62129884A JP S62129884 A JPS62129884 A JP S62129884A JP 60268344 A JP60268344 A JP 60268344A JP 26834485 A JP26834485 A JP 26834485A JP S62129884 A JPS62129884 A JP S62129884A
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- Japan
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- data
- memory
- selection means
- bitmap memory
- bitmap
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ビットマツプメモリを持つ表示装置に係わり
、特に少憾のハードウェアによりビットマツプメモリに
おけるメモリ・ツー・メモリ転速を実行可とする表示装
置に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a display device having a bitmap memory, and particularly to a display device having a bitmap memory, and particularly to a display device having a bitmap memory that enables memory-to-memory conversion in the bitmap memory with a small amount of hardware. Related to display devices.
マンマシンインタフェースの発展に伴ない、その中核と
なるディスプレイには増々高度な機能が要求されて来て
いる。文字出力はもちろんのこと、文字・図形・イメー
ジが自由に融合した形で出力出来るピットマツプ制佃の
実現がその代表例である。これら機能を備えたワークス
テーシ目ンはビットマツプメモリを備え、漢字もグラフ
ィックとして表示出来る。こうしたグラフィックス表示
を高速に実行するため、主メモリに分散配置された文字
・図形・イメージ等のデータをビットマツプメモリへ移
動する操作が不可欠となる。このため、主メモリとビッ
トマツプメモリ間でリード・モデファイ・ライト転送が
なされ、転送の際、転送先のメモリ内容とドツト単位で
論理演算を行なうことが出来る。With the development of man-machine interfaces, the display, which is the core of the interface, is required to have increasingly sophisticated functions. A typical example is the realization of a pit map system that not only outputs text, but also outputs a free combination of text, figures, and images. Workstations equipped with these functions have bitmap memory and can display kanji as graphics. In order to execute such graphics display at high speed, it is essential to move data such as characters, figures, images, etc. distributed in the main memory to the bitmap memory. Therefore, read/modify/write transfer is performed between the main memory and the bitmap memory, and during transfer, logical operations can be performed on the memory contents of the transfer destination in units of dots.
ところで、上記リード・モデファイ・ライト転送に関し
、従来例に例えば、主メモリからビットマツプメモリへ
、あるいけマイクロプロセッサからビットマツプメモリ
への転送は可能であった。しかし壜からビットマツプメ
モリにおける異なりたアドレス間の、いわゆるメモリ・
ツー・メモリ転送は直接行なうことが出来ず、従って、
ビットマツプメモリ間で直接ドツト単位で論理演算を行
なうことは出来なかった。By the way, regarding the read-modify-write transfer described above, in the prior art, for example, transfer from the main memory to the bitmap memory, or from the microprocessor to the bitmap memory was possible. However, from the bottle to the bitmap memory between different addresses, so-called memory
Memory-to-memory transfers cannot be performed directly, so
It was not possible to directly perform logical operations on a dot-by-dot basis between bitmap memories.
本発明は上記事情に基ついてなされたものであり、少量
のノ1−ドウエアを付加することにより、グラフィック
表示のより一層の高速化をはかった表示装置r提供する
ことを目的とする。The present invention has been made based on the above-mentioned circumstances, and an object of the present invention is to provide a display device r capable of further increasing the speed of graphic display by adding a small amount of hardware.
本発明は、ビットマツプメモリを持つ表示装置において
、ビットマツプメモリの出力データを演算処理部を介さ
ずビットマツプメモリへ戻すためのバイパス手段、及び
このバイパス手段を任意選択的に有効化する選択切替え
のための手段を提供することによりビットマツプメモリ
におけるメモリ・ツー・メモリ転送を実現するものであ
る。In a display device having a bitmap memory, the present invention provides a bypass means for returning output data from the bitmap memory to the bitmap memory without going through an arithmetic processing unit, and a selection switch for optionally enabling this bypass means. Memory-to-memory transfer in a bitmap memory is realized by providing a means for this.
このことによりビットマツプメモリ間でもメモリ・ツー
・メモリ転送が可能となり、オペレーション転送の際、
転送先のメモリ内容と直接ドツト単位での論理演算が可
となり、グラフィックス表示をより高速に実現出来る。This enables memory-to-memory transfer even between bitmap memories, and when transferring operations,
Logical operations can be performed directly on the memory contents of the transfer destination on a dot-by-dot basis, allowing faster graphics display.
以下図面を参照して本発明の一実捲例を説明する。第1
図はこの発明による装置の一実症例を示すブロック図で
ある。図中、IZは装置を制御するマイクロプロセッサ
(μP)であり、z2はマイクロプロセッサ11とは独
立して装置内のデータの移動を制御するDMA装置であ
る。14はビットマツプメモリ17に供給するアドレス
の制御4(MAC)である。15は、リードモデファイ
ライトを実行するために、マイクロプロセッサX1がビ
ットマツプメモリZ7に書き込むデータと、ビットマツ
プメモリz7から読み出されたデータの論理演算及び書
き込むデータのビット位置を制御するビットマツプメモ
リ側副g(BMC)である。16はビットマツプメモリ
制御部15より出力されるデータとビットマツプメモリ
17より直接出力されるデータとを受け、その何れか一
方をマイクロプロセッサ11の指示に従って選択するマ
ルチプレクサ(MPX)である。An example of the present invention will be described below with reference to the drawings. 1st
The figure is a block diagram showing an example of a device according to the invention. In the figure, IZ is a microprocessor (μP) that controls the device, and z2 is a DMA device that controls data movement within the device independently of the microprocessor 11. Reference numeral 14 denotes an address control 4 (MAC) for supplying the bitmap memory 17. Reference numeral 15 denotes a bitmap memory for controlling logical operations on the data written by the microprocessor X1 to the bitmap memory Z7 and data read from the bitmap memory Z7 and the bit position of the data to be written in order to execute read modify write. Collateral g (BMC). A multiplexer (MPX) 16 receives data output from the bitmap memory control section 15 and data directly output from the bitmap memory 17, and selects one of them according to instructions from the microprocessor 11.
17はビットマツプメモリ(BMM)、Z8・28はビ
ットマツプメモリI7の出力をアドレス制御部14の出
力によって所定の幅だけ選択し出力するセレクタ(B8
BL、、BSEL2)、19・29はビットマツプメモ
リz7の出力を一時保持するレジスタ(REG、、RI
G、 )、20は表示のためにビットマツプメモIJ
f 7から、涜み出したデータをビットシリアルの信号
に変換する並直列変換器(P−8)、2ZはCRT等の
表示器である。22はセレクタである。セレクタ22は
16ビツトのシステムデータバス(D−BO2)とセレ
クタ28の出力を入力として得、いずれか一方のデータ
をビットマツプメモリ制御部15へ選択出力する。又、
101 は16ピツトのシステムデータバス(D−B
O2)、102はアト0レスパス(A−BUS)である
。17 is a bit map memory (BMM); Z8 and 28 are selectors (B8) that select and output the output of the bit map memory I7 by a predetermined width according to the output of the address control section 14;
BL, BSEL2), 19 and 29 are registers (REG, RI) that temporarily hold the output of bitmap memory z7.
G, ), 20 is a bitmap memo IJ for display
A parallel/serial converter (P-8) converts the data extracted from f7 into a bit serial signal, and 2Z is a display device such as a CRT. 22 is a selector. The selector 22 receives the 16-bit system data bus (D-BO2) and the output of the selector 28 as inputs, and selectively outputs data from either one to the bitmap memory control section 15. or,
101 is a 16-pit system data bus (D-B
O2), 102 is an address path (A-BUS).
以下、本発明実捲例の動作につき第1図を使用して詳細
に説明する。ビットマツプメモリI7におけるメモリ・
ツー・メモリの転送で、ソースデータ(転送元)をデス
ティネーション(転送先)にリードモディファイライト
する場合の動作を以下に示す。この場合、セレクタ22
は、セレクタ28を介して得られるデータを選択するよ
うに設定され、又、マルチプレクサ16はビットマツプ
メモリ制御部I5からのデータを選択するように設定さ
れる。まず、アドレス制御部I4からソースアドレスが
出力され、このことにより、ビットマツプメモリI7か
らソースデータが読み出される。更に、レジスタ29に
ソースデータが保持される。保持されたソースデータは
、セレクタ28に従かい有効ビットが選択され、有効デ
ータがセレクタ22を介してビットマツプメモリ制御部
Z5に供給される。Hereinafter, the operation of a practical example of the present invention will be explained in detail using FIG. Memory in bitmap memory I7
The operation when read-modify-write source data (transfer source) to destination (transfer destination) in two-memory transfer is shown below. In this case, selector 22
is set to select data available via selector 28, and multiplexer 16 is set to select data from bitmap memory controller I5. First, a source address is output from the address control section I4, thereby reading source data from the bitmap memory I7. Furthermore, source data is held in the register 29. The valid bits of the held source data are selected by the selector 28, and the valid data is supplied via the selector 22 to the bitmap memory control section Z5.
一方、デスティネーションデータは、アドレス制御部Z
4よりデスティネーションアドレスが出力され、こめこ
とによりビットマツプメモリ17からデスティネーショ
ンデータが読み出される。更にレジスタ19にデスティ
ネーションデータが保持される。保持されたデスティ木
−i/ wンデータはセレクタ18を介して有効ビット
長のデータが選択され、ビットマツプメモリ制御部I5
に供給される。On the other hand, the destination data is stored in the address control section Z.
The destination address is output from 4, and the destination data is read from the bitmap memory 17. Furthermore, destination data is held in the register 19. From the held destination tree-i/wn data, data with an effective bit length is selected via the selector 18, and the data is sent to the bitmap memory control unit I5.
is supplied to
ビットマツプメモリ制御部15に供給されたソースデー
タ、デスティネーションデータは、ピク)マツプメモリ
制御部I5内にてビット毎の演算がなされ、マルチプレ
クサ16を通してビットマツプメモリI7に供給される
。ビットマツプメモリ17に供給されたデータは先に指
定されたデスティネーションアト°レス位置に臀き込ま
れる。The source data and destination data supplied to the bitmap memory controller 15 are subjected to bit-by-bit operations in the map memory controller I5, and are supplied to the bitmap memory I7 through the multiplexer 16. The data supplied to the bitmap memory 17 is stored in the previously specified destination address position.
以上説明の様に本発明に従えば、主メモリとビットマツ
プメモリ間はもとより、ビットマツプメモリの異なった
アドレス間でのメモリ・ツー・メモリのリード・モデフ
ァイ・ライト転送が可能となり、このことKより、−1
−高速なグラフィックス表示を実現出来る。As explained above, according to the present invention, memory-to-memory read/modify/write transfer is possible not only between the main memory and the bitmap memory but also between different addresses of the bitmap memory. From, -1
- High-speed graphics display can be achieved.
第1図は本発明の一実権例を示すブロック図である。
II・・・マイクロプロセッサ(μP)I2・・・DM
A装置
13.19.29・・・レジスタ(REG)I4・・・
アドレス制御部(MAC)
I5・・・ビットマツプメモリ制御部(BMC)I6・
・・マルチプレクサ(MPX)
I7・・・ビットマツプメモリ(BMM)18.28・
・・セレクタ(B8RL)20・・・並直列変換器(P
−8)
2Z・・・表示器
22・・・セレクタ(8BL)
出願人代理人 弁理士 鈴 江 武 所第1図FIG. 1 is a block diagram showing an example of the present invention. II...Microprocessor (μP) I2...DM
A device 13.19.29...Register (REG) I4...
Address control section (MAC) I5...Bitmap memory control section (BMC) I6...
...Multiplexer (MPX) I7...Bitmap memory (BMM) 18.28.
... Selector (B8RL) 20 ... Parallel-serial converter (P
-8) 2Z...Display 22...Selector (8BL) Applicant's agent Patent attorney Takeshi Suzue Figure 1
Claims (1)
られるソースデータとデスティネーションデータを一時
保持するそれぞれのレジスタと、上記一時保持されたソ
ースデータとデスティネーションデータを任意のビット
位置からシステムバスのビット幅単位をもって選択する
それぞれの第1の選択手段と、この第1の選択手段より
出力されるソースデータと前記システムバスを介して外
部より与えられるデータとを受けていずれか一方を選択
出力する第2の選択手段と、該2の選択手段によって出
力されるデータと上記第1の選択手段の出力であるデス
ティネーションデータのビット演算処理を行なう演算手
段と、この演算手段より出力されるデータと上記ビット
マップメモリより出力されるデータとを受けて、その一
方を選択し上記ビットマップメモリに供給する第3の選
択手段とを有し、該第3の選択手段を外部指示情報によ
り任意選択的に切替えて、前記レジスタの出力データを
上記選択手段を介し、直接上記ビットマップメモリに再
書込みしてリード・モデファイ・ライト動作を実用する
ことを特徴とする表示装置。A bitmap memory, each register that temporarily holds the source data and destination data obtained from this bitmap memory, and the temporarily held source data and destination data from any bit position in units of bit width of the system bus. and a second selection means that selects and outputs either one of the source data output from the first selection means and the data externally applied via the system bus. a selection means; an arithmetic means for performing bit arithmetic processing on the data output by the second selection means and the destination data which is the output of the first selection means; and the data output from the arithmetic means and the bitmap. and third selection means that receives the data output from the memory, selects one of them, and supplies the data to the bitmap memory, and the third selection means is arbitrarily switched by external instruction information. . A display device, wherein the output data of the register is directly rewritten into the bitmap memory via the selection means to implement a read-modify-write operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60268344A JPS62129884A (en) | 1985-11-30 | 1985-11-30 | Display unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60268344A JPS62129884A (en) | 1985-11-30 | 1985-11-30 | Display unit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62129884A true JPS62129884A (en) | 1987-06-12 |
Family
ID=17457235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60268344A Pending JPS62129884A (en) | 1985-11-30 | 1985-11-30 | Display unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62129884A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0325683A (en) * | 1989-06-16 | 1991-02-04 | Internatl Business Mach Corp <Ibm> | Data transmitting method |
-
1985
- 1985-11-30 JP JP60268344A patent/JPS62129884A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0325683A (en) * | 1989-06-16 | 1991-02-04 | Internatl Business Mach Corp <Ibm> | Data transmitting method |
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