JPS62128633A - Generating circuit for staff synchronizing clock - Google Patents

Abstract

PURPOSE:To prevent the occurrence of errors even in case the writing data has jitter by producing a thinned out state at a staff bit inserting position through a staff bit inhibiting circuit when the phase difference of output exceeds a prescribed level between a counter and a writing counter. CONSTITUTION:A reading clock generating circuit 6 produces a reading clock having a thinned out state at the inserting position for service bit. The output of the circuit 6 is smoothed by a PLL circuit 9 and this smoothing output is supplied to a counter 7 via a staff bit inhibiting circuit 8. A phase comparator 4 compares the output of the counter 7 with the output of a writing counter 1. The first phase of the output of the counter 7 is coincident with the center point (g) of the data phase. Here the shift width from the point (g) is equal to 1/2 shift width of phase caused by insertion of a staff bit. Therefore the threshold value of insertion of the staff bit is approximately equal to a point (f). Then the output of the counter 7 is compared with that of the counter 1 and a staffing action is carried out when the phase difference between the outputs of both counters 7 and 1 exceeds the threshold value point (f).

Description

【発明の詳細な説明】 〔概要〕 スタッフ同期を行うに際し、読み出しクロック発生回路
の出力を平滑化するＰ　Ｌ　Ｌ回路と、この出力のスタ
ソフビソトインヒビット回路と、この出力で動作するカ
ウンタとを備え、該カウンタの出力と、書き込みカウン
タの出力との位相を比較し、位相差が所定の値以上にな
った時、スタノフビットインヒビット回路にてスタッフ
ビット挿入位置のクロックを歯抜けとするようにするこ
とで書き込むデータにジッタが生じても読み出しエラー
が発生しないようにしたものである。[Detailed Description of the Invention] [Summary] When performing stuff synchronization, a PLL circuit that smoothes the output of the read clock generation circuit, a static output inhibit circuit for this output, and a counter that operates with this output are used. The output of the counter is compared with the output of the write counter, and when the phase difference exceeds a predetermined value, a Stanoff bit inhibit circuit is used to set the clock at the stuff bit insertion position to zero. This prevents read errors from occurring even if jitter occurs in the written data.

〔産業上の利用分野〕[Industrial application field]

本発明は、ディジタル多重変換装置等で使用される非同
期ディジタル信号のスタッフ同期クロック発生回路の改
良に関する。The present invention relates to an improvement in a stuffing synchronous clock generation circuit for asynchronous digital signals used in digital multiplex converters and the like.

ディジタル信号を伝送する場合、受信側で同期を取る為
のフレームビット及び警報信号の為に挿入する信号等の
サービスビットを加え、又非同期の場合は速度の早い伝
送路側の速度に同期させる為にスタッフピッ１−を挿入
するスタッフ同期方式％式％ このスタッフ同期方式のスタッフ同期クロック発生回路
としては、バッファメモリのメモリセルを増加しなくて
も、データにジッタが発生した場合でも読み出しエラー
が発生しないことが望ましい。When transmitting digital signals, frame bits for synchronization on the receiving side and service bits such as signals inserted for alarm signals are added, and in the case of asynchronous transmission, to synchronize with the speed of the faster transmission line side. Stuff synchronization method that inserts stuff pin 1- % formula % As a stuff synchronization clock generation circuit using this stuff synchronization method, a read error will occur even if jitter occurs in the data, even if the number of memory cells in the buffer memory is not increased. It is desirable not to do so.

〔従来の技術〕[Conventional technology]

第３図は従来例のブロック図、第４図は１例の書込みク
ロックと読み出しクロックとの位相差のタイムチャート
、第５図は第３図の場合の１例の、読み出しクロックで
データを読み出す時の位相の移動幅を示す説明図である
。Figure 3 is a block diagram of a conventional example, Figure 4 is an example of a time chart of the phase difference between a write clock and a read clock, and Figure 5 is an example of reading data with a read clock in the case of Figure 3. FIG. 3 is an explanatory diagram showing the movement width of the phase of time.

図中１は入力パルス列をバッフ７メモリ２に書き込む位
置を反復指示する書込めカウンタ、２はバッファメモリ
、３はバッファメモリ２に対する読み出し位置を反復出
力指示する読み出しカウンタ、４ば位相比較器、５は入
力するクロックよりスタッフィングが必要な時スタッフ
ビット挿入位置のクロックを歯抜けとするスタッフビッ
トインヒビット回路、６ばサービスビットの挿入される
位置が歯抜けとなった読み出しクロックを発生する読み
出しクロック発生回路を示す。In the figure, 1 is a write counter that repeatedly instructs the position to write the input pulse train into the buffer 7 memory 2, 2 is the buffer memory, 3 is a read counter that repeatedly instructs the read position to the buffer memory 2, 4 is a phase comparator, 5 6 is a stuff bit inhibit circuit that makes the clock at the stuff bit insertion position blank when stuffing is required compared to the input clock, and 6 is a read clock generation circuit that generates a read clock with a gap at the service bit insertion position. shows.

以下フレーム構成は第４図（Ａ）に示す如く、データ１
，２，３．４の４ビツト毎にフレームピントＦが挿入さ
れ、スタッフィングが必要な時はスタッフビット挿入位
置Ｓにスタッフビ・ノドを挿入する場合で、バッファメ
モリとしては第３図に示す如く４個のメモリセルを持つ
場合を例に取り説明する。The frame structure below is as shown in Figure 4 (A), data 1
, 2, 3.4, a frame focus F is inserted every 4 bits, and when stuffing is necessary, a stuffy node is inserted at the stuff bit insertion position S, and the buffer memory is as shown in Figure 3. An example in which there are four memory cells will be explained.

第３図において、入力パルス列は、書込みクロコンにて
動作する４分周回路の書込みカウンタ１の出力によって
バッファメモリ２の一番上のメモリセルより順次書き込
まれ、フレームビットの挿入される位置が歯抜けとなっ
ている読み出しクロック発生回路６の出力より、更にス
タッフィングが必要な時スタッフビット挿入位置のクロ
ックを歯抜けとするスタッフビットインヒビット回路５
の出力のクロックにて動作する４分周回路の読み出しカ
ウンタ２の出力によって、バッファメモリ２のメモリセ
ルから読み出される。In FIG. 3, the input pulse train is sequentially written from the top memory cell of the buffer memory 2 by the output of the write counter 1 of the 4-frequency divider circuit operated by the write cross-controller, and the frame bit insertion position is A stuff bit inhibit circuit 5 that makes the clock at the stuff bit insertion position omitted when further stuffing is necessary based on the output of the read clock generation circuit 6 that is omitted.
The data is read from the memory cells of the buffer memory 2 by the output of the read counter 2 of the divide-by-4 circuit which operates with the clock of the output.

この書込みカウンタ１のイで示す出力と、読み出しカウ
ンタ３の口で示す出力との位相を位相比較器４にて比較
し、所定の値以上になった時、スタッフビットインヒビ
ット回路５によりスタッフビットの挿入位置を１ビット
歯抜けにしてスタッフ同期をさせるようにしている。A phase comparator 4 compares the phase of the output of the write counter 1, indicated by A, and the output of the read counter 3, and when the phase exceeds a predetermined value, the stuff bit inhibit circuit 5 controls the stuff bit. The insertion position is 1 bit missing to synchronize the staff.

この場合、読み出しカウンタ３の速度は書込みカウンタ
１の速度より早いので、書込みクロックと読み出しクロ
ックの位相差は第４図に示す如く、１ビツト目を読んだ
時の位相差より、２ビツト目。In this case, since the speed of the read counter 3 is faster than the speed of the write counter 1, the phase difference between the write clock and the read clock is, as shown in FIG. 4, larger than the phase difference when the first bit is read.

３ビツト目を読むに従い、次々と位相差が増加し、フレ
ームビットＦの位置迄来ると、ここでは読み出しクロッ
クは歯抜けであり停まるので、位相差は点線の位置迄減
少することが、次々と繰り返されるが、全般的には徐々
に位相差が増加していく。As the third bit is read, the phase difference increases one after another, and when it reaches the position of frame bit F, the readout clock is toothless and stops, so the phase difference decreases one after another to the position indicated by the dotted line. This is repeated, but overall the phase difference gradually increases.

この全般的に増加する位相差を位相比較器４にて見てお
り、所定の値以上となるとスタソフビソトインヒビット
回路５を介して、スタッフビットＳの位置のクロックを
歯抜けとしている。This generally increasing phase difference is observed by a phase comparator 4, and when the phase difference exceeds a predetermined value, the clock at the position of the stuff bit S is disabled via a static output inhibit circuit 5.

この時、スタッフビットの位置が歯抜けとなりクロック
は停まるので、位相差は第４図の一点鎖線で示す所迄減
少し、又位相差が全般的に増加する十方向となっていく
。At this time, the stuff bit position becomes blank and the clock stops, so the phase difference decreases to the point shown by the dashed line in FIG. 4, and the phase difference generally increases in ten directions.

上記の状態より、データを読み出すタイミングで示すと
、第５図に示す如くになる。The timing for reading data from the above state is as shown in FIG. 5.

即ち、第３図の、読み出しカウンタ３の位相を比較して
いる出力の四点にてデータを読み出す場合、電源投入時
の位相により１〜４番目のどのデータを読み出すかね判
らないが、第４図（Ａ）に示すフレームの１番目のデー
タを読み出したとすると、２番目から４番目ので一夕を
読み出すハ。In other words, when reading data at the four output points where the phases of the read counter 3 are compared in FIG. If the first data of the frame shown in Figure (A) is read out, the second to fourth data are read out.

二、ホ点では第４図の２．３．４に示す如く読み出し側
の位相が進んでおり、又４番目のデータを読み出したと
すると、１番目から３番目のデータを読み出すハ、二、
ホ点でば四点より逆に遅れていることになる。2. At point H, the phase on the read side is advanced as shown in 2.3.4 of Figure 4, and if the 4th data is read out, the 1st to 3rd data are read out.
On the contrary, if it is the hot point, it will be behind the four points.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ここで、位相を比較する四点の位相の移動幅は、速度同
期用のスタッフビット挿入による移動幅と略等しく、こ
の移動幅の中心、即し最初の読み出し点をデータの中心
点とし、この移動幅の１／２離れたト１点をスタッフビ
ット挿入のしきい値としているので四点では問題はない
が、他のハ、二。Here, the phase shift width of the four points whose phases are compared is approximately equal to the shift width due to stuff bit insertion for speed synchronization, and the center of this shift width, that is, the first read point, is the center point of the data. Since the threshold for stuff bit insertion is set at one point 1/2 of the movement width, there is no problem with four points, but the other points C, 2.

ホ点でば上記説明の理由により、スタッフビット挿入に
よる移動幅と略等しい位相幅の移動が、第５図の４．１
−１で示す如く、更にフレームビットＦ挿入による位相
の移動幅だけ移動する場合があり、この移動の最大点に
てデータを読み出す場合、データにジッタが発生ずると
、読み出しエラーを生ずることがある問題点がある。For the hot point, for the reason explained above, the phase width movement is approximately equal to the movement width due to stuff bit insertion, as shown in 4.1 in Fig. 5.
As shown in -1, there may be further movement by the phase movement width due to frame bit F insertion, and when reading data at the maximum point of this movement, if jitter occurs in the data, a read error may occur. There is a problem.

尚メモリセルを増加すれば位相余裕が増加し、読み出し
エラーを生じないように出来るが、これではメモリセル
が増加し好ましくない。Incidentally, if the number of memory cells is increased, the phase margin is increased and read errors can be prevented from occurring, but this increases the number of memory cells and is not preferable.

〔問題点を解決するための手段〕[Means for solving problems]

上記問題点は、第１図の如く、入力パルス列をバッファ
メモリ２に書き込む位置を反復指示する書込みカウンタ
１と、サービスビットの挿入される位置が歯抜けとなっ
た読み出しクロ・ツクを発生する読み出しクロック発生
回路６と該回路の出力から更にスタッフィングが必要な
時スタッフビット挿入位置のクロックを歯抜けとする第
１・のスタッフビノトインヒビソト回路５と、この出力
により該バッファメモリ２に対する読み出し位置を反復
出力指示する読み出しカウンタ３とを有し、スタッフ同
期を行うに際し、該読み出しクロ・ツク発生回路６の出
力を平滑化するＰＬＬ回路９と、この出力からスタッフ
ィングが必要な時スタッフビット挿入位置のクロックを
歯抜けとする第２のスタッフビットインヒビット回路８
と、この出力で動作するカウンタ７とを備え、該カウン
タ７の出力と該書込みカウンタ１の出力との位相を比較
し、位相差が所定の値以上になった時、該第１．第２の
スタッフビットインヒビット回路５．８にてスタッフビ
ット挿入位置のクロックを歯抜けとするようにした本発
明のスクソフ同期クロック発生回路により解決される。The above problems are caused by the write counter 1 repeatedly instructing the position at which the input pulse train is written into the buffer memory 2, as shown in Fig. A clock generation circuit 6, a first stuff inhibit inhibit circuit 5 which interrupts the clock at the stuff bit insertion position when further stuffing is required from the output of the clock generation circuit 6, and a first stuff inhibit inhibit circuit 5 which interrupts the clock at the stuff bit insertion position when further stuffing is required from the output of the clock generation circuit 6; It has a read counter 3 that instructs to repeatedly output , a PLL circuit 9 that smoothes the output of the read clock generation circuit 6 when performing stuff synchronization, and a stuff bit insertion position when stuffing is necessary from this output. A second stuff bit inhibit circuit 8 that makes the clock of
The first . This problem is solved by the SUXO synchronous clock generation circuit of the present invention in which the clock at the stuff bit insertion position is made toothless in the second stuff bit inhibit circuit 5.8.

〔作用〕[Effect]

本発明によれば、サービスビットの挿入される位置が歯
抜けとなった読み出しクロックを発生する読み出しクロ
ック発生回路６の出力をＰＬＬ回路９で平滑したクロッ
クを入力とし、スタッフィングが必要な時スタッフビッ
ト挿入位置のクロックを歯抜けとする第２のスタッフピ
ットインヒビソト回路８と、この出力で動作するカウン
タ７の出力と、書込みカウンタ１の出力との位相を比較
するようにしているので、比較するこのカウンタ７の出
力の位相は、最初はサービスビット挿入により生ずる位
相幅の中心で、移動幅はスタッフビット挿入により生ず
る位相幅となるので、書込みカウンタ１と読み出しカウ
ンタ３の各出力点との位相差の最悪の移動幅は、スタッ
フビット挿入による位相幅を別にすれば、サービスビッ
ト挿入による位相幅の１／２となり従来に比し非常に小
さくなるので、特にメモリセルを増加しなくても読み出
しエラーの発生をなくすることが出来る。According to the present invention, a clock obtained by smoothing the output of the read clock generation circuit 6, which generates a read clock in which the position where the service bit is inserted is missing, is smoothed by the PLL circuit 9, and when stuffing is necessary, the stuff bit is inserted. The phase of the output of the second stuff pit inhibit circuit 8 which uses the clock at the insertion position with no teeth, the output of the counter 7 which operates based on this output, and the output of the write counter 1 is compared. The phase of the output of this counter 7 is initially at the center of the phase width generated by the service bit insertion, and the movement width is the phase width generated by the stuff bit insertion, so the position of each output point of the write counter 1 and read counter 3 is The worst shift width of the phase difference, excluding the phase width due to stuff bit insertion, is 1/2 of the phase width due to service bit insertion, which is much smaller than before, so reading can be performed without particularly increasing the number of memory cells. It is possible to eliminate the occurrence of errors.

〔実施例〕〔Example〕

第１図は本発明の実施例のブロック図、第２図は第１図
の場合の１例の、読み出しクロックでのデータを読み出
す時の位相の移動幅を示す説明図である。FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing an example of the phase shift width when reading data using a read clock in the case of FIG.

図中７は読み出しカウンタと同機能のカウンタ、８はス
タソフピットインヒビノト回路、９はＰＬＬ回路を示し
、尚全図を通じ同一符号は同一機能のものを示す。In the figure, 7 is a counter having the same function as the read counter, 8 is a Stasov pit inhibit circuit, and 9 is a PLL circuit. Throughout the figures, the same reference numerals indicate the same functions.

第１図にて第３図の場合と異なる点は、サービスビット
の挿入される位置が歯抜けとなった読み出しクロックを
発生する読み出しクロック発生回路６の出力を、ＰＬＬ
回路９にて平滑し、この出力をスタッフビットインヒビ
ソト回路８を介してカウンタ７に入力し、このカウンタ
７の出力と、書込みカウンタ１の出力とを位相比較器４
にて比較するようにしている点である。The difference between FIG. 1 and FIG. 3 is that the output of the read clock generation circuit 6 that generates the read clock in which the service bit is inserted is
The output is smoothed by a circuit 9 and inputted to a counter 7 via a stuff bit inhibit circuit 8.
This is what I am trying to compare.

即ちこのカウンタ７の出力の最初の位相は、第２図に示
す、データの位相の中心へ点であり、中心よりの移動幅
はスタッフビット挿入による位相の移動幅の１／２とな
る。That is, the first phase of the output of this counter 7 is a point toward the center of the data phase shown in FIG. 2, and the width of movement from the center is 1/2 of the width of phase movement due to stuff bit insertion.

従って、スタッフビット挿入のしきい値は、略最大移動
点であるト点としている。Therefore, the threshold value for stuff bit insertion is set to point G, which is approximately the maximum movement point.

このカランタフの出力と、書込みカウンタ１の出力との
位相を比較して、しきい値のト点を越えると、スクソフ
イングするようにしているので、書込みカウンタ１の書
込み点と、読み出しカウンタ３の各出力点口、ハ、二、
ホとの位相差の最悪の移動幅は、スタッフビット挿入に
よる位相幅を別にすれば、サービスビット挿入による位
相幅の１／２となり、従来に比し非常に小さくなるので
、データにジッタが生じた場合、特にメモリセルを増加
しなくとも、読み出しエラーを生ずることばなくなる。The phase of this Carantuff output and the output of the write counter 1 are compared, and when the threshold value T is exceeded, scuffing is performed. Output point, C, 2,
The worst shift width of the phase difference with E is 1/2 of the phase width due to service bit insertion, excluding the phase width due to stuff bit insertion, which is much smaller than before, causing jitter in the data. In this case, read errors will no longer occur even without increasing the number of memory cells.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明せる如く本発明によれば、データにジッ
タが生じた場合、特にメモリセルを増加しなくとも、読
み出しエラーを生ずることはなくなる効果がある。As described in detail above, according to the present invention, even if jitter occurs in data, there is no need to particularly increase the number of memory cells, and read errors will not occur.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例のブロック図、第２図は第１図
の場合の１例の、読み出しクロックでのデータを読み出
す時の位相の移動幅を示す説明図、 第３図は従来例のブロック図、 第４図は１例の書込みクロックと読み出しクロンりとの
位相差のタイムチャート、 第５図は第３図の場合の１例の、読み出しクロックでデ
ータを読み出す時の位相の移動幅を示す説明図である。 図において、 １ば書込みカウンタ、 ２ばバッファメモリ、 ３は読み出しカウンタ、 ４は位相比較器、 ５．８はスタッフビットインヒビソト回路、６ば読み出
しクロック発生回路、 ７ばカウンタ、 ９はＰＬＬ回路を示す。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is an explanatory diagram showing the phase shift width when reading data with a read clock in one example of the case of FIG. 1, and FIG. 3 is a conventional diagram. A block diagram of an example. Figure 4 is a time chart of the phase difference between the write clock and read clock in one example. Figure 5 is an example of the phase when reading data with the read clock in the case of Figure 3. It is an explanatory view showing movement width. In the figure, 1 is a write counter, 2 is a buffer memory, 3 is a read counter, 4 is a phase comparator, 5.8 is a stuff bit inhibit circuit, 6 is a read clock generation circuit, 7 is a counter, and 9 is a PLL circuit. shows.

Claims (1)

【特許請求の範囲】 入力パルス列をバッファメモリ（２）に書き込む位置を
反復指示する書込みカウンタ（１）と、サービスビット
の挿入される位置が歯抜けとなった読み出しクロックを
発生する読み出しクロック発生回路（６）と該回路の出
力から更にスタッフイングが必要な時スタッフビット挿
入位置のクロックを歯抜けとする第１のスタッフビット
インヒビット回路（５）と、この出力により該バッファ
メモリ（２）に対する読み出し位置を反復指示する読み
出しカウンタ（３）とを有し、スタッフ同期を行うに際
し、 該読み出しクロック発生回路（６）の出力を平滑化する
ＰＬＬ回路（９）と、この出力からスタッフイングが必
要な時スタッフビット挿入位置のクロックを歯抜けとす
る第２のスタッフビットインヒビット回路（８）と、こ
の出力で動作するカウンタ（７）とを備え、該カウンタ
（７）の出力と該書込みカウンタ（１）の出力との位相
を比較し（４）、 位相差が所定の値以上になった時、該第１、第２のスタ
ッフビットインヒビット回路（５、８）にてスタッフビ
ット挿入位置のクロックを歯抜けとするようにしたこと
を特徴とするスタッフ同期クロック発生回路。[Scope of Claims] A write counter (1) that repeatedly instructs the position at which an input pulse train is written into a buffer memory (2), and a read clock generation circuit that generates a read clock in which the position where a service bit is inserted is missing. (6) and a first stuff bit inhibit circuit (5) which makes the clock at the stuff bit insertion position blank when further stuffing is required from the output of the circuit; It has a readout counter (3) that repeatedly indicates the position, a PLL circuit (9) that smoothes the output of the readout clock generation circuit (6) when performing stuff synchronization, and a PLL circuit (9) that smoothes the output of the readout clock generation circuit (6), and a readout counter (3) that repeatedly indicates the position. a second stuff bit inhibit circuit (8) that makes the clock at the stuff bit insertion position toothless; and a counter (7) that operates based on the output of the second stuff bit inhibit circuit (8); ) (4), and when the phase difference exceeds a predetermined value, the first and second stuff bit inhibit circuits (5, 8) control the clock at the stuff bit insertion position. A staff synchronous clock generation circuit characterized by having no teeth.