JPS62126448A - Memory control and protection system - Google Patents
Memory control and protection systemInfo
- Publication number
- JPS62126448A JPS62126448A JP60265020A JP26502085A JPS62126448A JP S62126448 A JPS62126448 A JP S62126448A JP 60265020 A JP60265020 A JP 60265020A JP 26502085 A JP26502085 A JP 26502085A JP S62126448 A JPS62126448 A JP S62126448A
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- Japan
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- signal
- program
- processor
- execution
- access
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- Pending
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータシステムにおけるメ
モリの管理・保護方式、特に不適切なメモリアクセスに
よるメモリ内データの破壊や、システムの暴走を防止す
るメモリの管理・保護方式〔従来の技術〕
プログラムの記憶装置として、ユーザプログラムがハー
ドウェア的に固定されないランダムアクセスメモリ（以
下、ＲＡＭと略す。）を用いることによって、記憶装置
を含む情報処理装置の汎用性や処理能力の増加を図る方
法が一般的に広く採用されている。[Detailed Description of the Invention] [Field of Industrial Application] This invention relates to a memory management and protection system in a microcomputer system, and in particular a memory system that prevents data in the memory from being destroyed or the system from running out of control due to inappropriate memory access. Management and protection method [Prior art] By using random access memory (hereinafter referred to as RAM) as a program storage device in which user programs are not fixed in terms of hardware, general-purpose information processing equipment including storage devices can be used. Generally, methods that aim to increase performance and processing capacity are widely adopted.
しかしながら、記憶装置が几ＡＭであるため、次のよう
な問題点がある。However, since the storage device is AM, there are the following problems.
（１） プログラムの暴走、誤動作などによりＲＡＭ
内ツユ−ザブログラムが破壊される。(1) RAM may be damaged due to program runaway or malfunction.
The internal user program is destroyed.
（２） ローディング中や変更途中の如き準備段階の
ユーザプログラムを実行すると、システムが暴走する。(2) If a user program that is in the preparation stage, such as during loading or modification, is executed, the system will run out of control.
これらの問題を解決すべく、大、中型コンピュータシス
テムにおいては種々のメモリの管理・保護方式が採用さ
れているが、これを管理するシステムプログラム、ハー
ドウェアともに複雑な構成をとるため、小規模なマイク
ロコンピュータシステムには適さない。In order to solve these problems, various memory management and protection methods have been adopted in large and medium-sized computer systems, but the system programs and hardware that manage these systems have complex configurations. Not suitable for microcomputer systems.
したがって、この発明はＲＡＭ内のユーザプログラムが
破壊されないか、少なくとも破壊されにくい書込保護機
能、および変更途中などの準備段ｔＷＫあるユーザプロ
グラムが実行されるのを防止する実行保護機能を簡単な
ハードウェアで実現することが可能なメモリの管理・保
護方式を提供することを目的とする。Therefore, the present invention provides a write protection function that prevents user programs in RAM from being destroyed, or at least makes them difficult to destroy, and an execution protection function that prevents a user program that is in the preparation stage tWK, such as during modification, from being executed. The purpose is to provide a memory management and protection method that can be implemented using software.
マイクロプロセッサからの稼働モード信号゛を一時記憶
する記憶手段と、この記憶手段からの出力およびプロセ
ッサの動作状態信号ならびにプ賞セッサから発せられる
アドレス信号にもとづきプ四グラムＲＡＭアクセスの適
否を判定する判定手段とを設ける。A storage means for temporarily storing an operating mode signal from the microprocessor, and a judgment for determining whether access to the programmable RAM is appropriate based on the output from the storage means, the operating state signal of the processor, and the address signal issued from the processor. and means.
この発明ハ、マイクロプロセッサユニットにより切換可
能な記憶手段（フリップフロップ回路）を用いてシステ
ムの稼働モード信号を記憶し、このモード信号とプロセ
ッサユニットの動作状態信号とプロセッサユニットの発
生するアドレス信号とを用いてメモリアクセスの適否を
判定し、適切なアクセスに対しては該当するメモリの選
択信号を出力し、不適切なアクセスに対してはプロセッ
サユニットへアクセス異常割込信号を出力するチップセ
レクト回路（判定手段）により、ＲＡＭ内のユーザプロ
グラムに対する書込保護および実行保護を行なうように
したものである。Third, the present invention stores the operating mode signal of the system using a storage means (flip-flop circuit) that can be switched by the microprocessor unit, and stores the operating mode signal of the system, the operating state signal of the processor unit, and the address signal generated by the processor unit. A chip select circuit (1) that determines the propriety of memory access using the chip select circuit, outputs a selection signal for the corresponding memory in response to an appropriate access, and outputs an abnormal access interrupt signal to the processor unit in response to an inappropriate access. (determination means) to protect the user program in the RAM from writing and execution.
第１図はこの発明の実施例を示すもので、マイクロプロ
セッサユニット１とプログラムＲＡＭ６およびデータＲ
ＡＭ７ならびにリードオンリメモリ（ＲＯＭ）８とがア
ドレスバス２およびデータバス３を介して互いに接続さ
れている。フリッププロップ回路（以下、ＦＦと略す）
４の入力はプロセッサユニット１からの稼働モード切換
信号Ｓ２であり、その出力である稼働モード信号Ｓ３は
、プロセッサユニットｌの動作状態信号８１およびアド
レスバスの一部とともに、チップセレクト回路５の入力
となっている。このチップセレクト回路５の出力のうち
、プログラムＲＡＭ選択信号Ｓ４、データＲＡＭ選択信
号Ｓ５およびＲＯＭ選択信号Ｓ６はそれぞれ対応するメ
モリに入力され、アクセス異常割込信号Ｓ７はプロセッ
サユニット１に入力されている。FIG. 1 shows an embodiment of the present invention, in which a microprocessor unit 1, a program RAM 6, and a data R
AM7 and read only memory (ROM) 8 are connected to each other via address bus 2 and data bus 3. Flip-prop circuit (hereinafter abbreviated as FF)
The input of 4 is the operating mode switching signal S2 from the processor unit 1, and its output, the operating mode signal S3, is input to the chip select circuit 5 along with the operating state signal 81 of the processor unit 1 and a part of the address bus. It has become. Among the outputs of the chip select circuit 5, a program RAM selection signal S4, a data RAM selection signal S5, and a ROM selection signal S6 are input to the corresponding memories, and an access abnormality interrupt signal S7 is input to the processor unit 1. .
以下、この実施例の動作を説明する。プロセッサユニッ
ト１がアクセス可能であるアドレス領域を第２図のよう
に複数のブロックＡ、Ｂ、Ｃに分割し、そのうちの１個
以上の連続するブロックを各メモリに割り当てるものと
する。ここで、プ四グラムＲＡＭ領域Ａ（ａ 、ｂ）に
はユーザプログラムなどのように、応用システムに応じ
て変更可能であるが、ユーザプログラム実行時には固定
のプログラムとしてプロセッサユニットの実行対象とな
る命令群が格納される。このプログラム几ＡＭへのアク
セスの可否をまとめると、次表の如くなる。The operation of this embodiment will be explained below. Assume that the address area accessible by the processor unit 1 is divided into a plurality of blocks A, B, and C as shown in FIG. 2, and one or more consecutive blocks among them are allocated to each memory. Here, the four-gram RAM area A (a, b) contains instructions such as a user program, which can be changed depending on the application system, but when the user program is executed, it is a fixed program and is an instruction to be executed by the processor unit. group is stored. The following table summarizes whether or not this program can access AM.
表
なお、同表において、ｒＯＪ印はアクセス許可を、また
「×」印はアクセス禁止をそれぞれ表わしている。また
、Ｒは読出、Ｗは書込、Ｅは命令実行を示す。さらに、
稼働モードは稼働モード信号Ｓ３に対応し、Ｒ，ＵＮ＝
Ｏはユーザプログラム非実行モード、ＲＵＮ＝１はユー
ザプログラム実行モードである。また、アクセスの種別
ハプロセッサユニット１の動作状態を示すプロセッサ動
作状態信号Ｓ１と一義的に対応している。データ几ＡＭ
領域Ｂ（ｃ、ｄ）は各種データやスタックなど、プロセ
ッサユニット１の動作に従い随時続出（Ｒ）、書込（Ｗ
）可能な領域である。ＲＯＭ領域Ｃ（ｅＮｆ）にはシス
テムプログラムなど、稼働モードと無関係に固定された
命令群が格納される０
この装置は、その起動後プログラム几ＡＭ６に対してユ
ーザプログラムの格納が必要であれば、プロセッサユニ
ット１が稼働モード切換信号Ｓ２によりＦＦ４を操作し
、稼働モード信号Ｓ３をユーザプログラム非実行モード
にする。次に、プログラムＲＡ Ｍ６にユーザプログラ
ムを格納するが、これは、外部装置からプログラムを注
入するか、あるいはあらかじめＲ，０Ｍ８の一部に格納
しておいた複数のユーザプログラムのうちのいくつかを
選択してプログラムＲＡＭ６に転送する、などの方法を
とる。この際、いずれにしてもプロセッサユニットエに
よるプログラムＲＡＭ６へＯ書込動作が行なわれるが、
チップセレクト回路５はプロセッサによる書込を示すプ
ロセッサ動作状態信号Ｓ１と、ユーザプログラム非実行
モードを示す稼働モード信号Ｓ３と、プログラムＲＡＭ
領域に対応するアドレス信号とを用いて所定の演算を行
ない、プログラムＲＡＭ選択信号Ｓ４ｉ出力する。In the table, the rOJ mark indicates access permission, and the "x" mark indicates access prohibition. Further, R indicates reading, W indicates writing, and E indicates instruction execution. moreover,
The operating mode corresponds to the operating mode signal S3, and R,UN=
O is a user program non-execution mode, and RUN=1 is a user program execution mode. Furthermore, the type of access uniquely corresponds to the processor operating state signal S1 indicating the operating state of the processor unit 1. Data 几AM
Area B (c, d) is filled with various data, stacks, etc., which are continuously written (R) and written (W) according to the operation of the processor unit 1.
) is within the realm of possibility. The ROM area C (eNf) stores a fixed set of instructions, such as a system program, regardless of the operating mode. If this device needs to store a user program in the program storage AM6 after its startup, The processor unit 1 operates the FF 4 using the operating mode switching signal S2, and sets the operating mode signal S3 to a user program non-execution mode. Next, a user program is stored in the program RAM M6, but this can be done by injecting the program from an external device or by injecting some of the multiple user programs previously stored in a part of R,0M8. A method such as selecting and transferring it to the program RAM 6 is adopted. At this time, in any case, an O write operation is performed to the program RAM 6 by the processor unit.
The chip select circuit 5 outputs a processor operating state signal S1 indicating writing by the processor, an operating mode signal S3 indicating a user program non-execution mode, and a program RAM.
A predetermined operation is performed using the address signal corresponding to the area, and a program RAM selection signal S4i is output.
ユーザプログラムの格納が終了すると、プロセッサユニ
ット１は稼働モード切換信号Ｓ２によりＦＦ４を操作し
、稼働モード信号Ｓ３をユーザプログラム実行モードに
する。しかるのちに、外部からのタイミング信号などに
よりユーザプログラムの実行を開始する。When the storage of the user program is completed, the processor unit 1 operates the FF 4 using the operating mode switching signal S2, and sets the operating mode signal S3 to the user program execution mode. After that, execution of the user program is started in response to an external timing signal or the like.
ログラム非実行モードにおいて、プロセッサユニットｌ
がプログラム几ＡＭｓの内容を実行しようとすると、チ
ップセレクト回路５はプロセッサの命令実行を示すプロ
セッサ動作状態信号Ｓ１と、ユーザプログラム非実行モ
ードを示す稼働モード信号Ｓ３と、プログラムＲＡＭ領
域に対応するアドレス信号とを用いて所定の演算を行な
い、メモリの選択信号８４〜Ｓ６を出力することなくア
クセス異常割込信号Ｓ７を出力し、プロセッサユニット
１の動作を中断させ、アクセス異常処理を行なう割込プ
ログラムに実行を移し、システムの暴走を防止する。ま
た、ユーザプログラム実行モードにおいて、プロセッサ
ユニット１がプログラム几ＡＭ６の内容を書替えようと
すると、チップセレクト回路５はプロセッサの書込を示
すプロセッサ動作状態信号Ｓ１と、ユーザプログラム実
行モードを示す稼働モード信号Ｓ３と、アドレス信号と
を用いて前記と同様の演＃を打ない、メモリの選択信号
８４〜８６ｆ出力することなくアクセス異常割込信号Ｓ
７を出力してプロセッサユニット１の動作を中断させ、
アクセス異常処理ｔ−ｎなう割込プログラムに実行を移
し、プログラム几ＡＭ６の内容が破壊されるのを防止す
る。In program non-execution mode, processor unit l
When the user attempts to execute the contents of the program AMs, the chip select circuit 5 outputs a processor operating state signal S1 indicating processor instruction execution, an operating mode signal S3 indicating a user program non-execution mode, and an address corresponding to the program RAM area. an interrupt program that performs a predetermined operation using the signals, outputs an access abnormality interrupt signal S7 without outputting the memory selection signals 84 to S6, interrupts the operation of the processor unit 1, and performs access abnormality processing. to prevent the system from going out of control. Furthermore, in the user program execution mode, when the processor unit 1 attempts to rewrite the contents of the program storage AM6, the chip select circuit 5 outputs a processor operation state signal S1 indicating processor writing and an operation mode signal indicating the user program execution mode. S3 and the address signal are used to perform the same operation as above, and the access abnormal interrupt signal S is output without outputting the memory selection signals 84 to 86f.
7 to interrupt the operation of processor unit 1,
Access abnormality processing t-n executes the interrupt program to prevent the contents of the program AM6 from being destroyed.
以上のような保護動作ヲ打なうチップセレクト回路５は
、例えばプロセッサ動作状態信号Ｓ１、稼働モード信号
Ｓ３およびアドレス信号を入力とし、メモリ選択信号８
４〜Ｓ６およびアクセス異常割込信号Ｓ７を出力とする
プログラマブルＲＯＭ（ＰＲＯＭ）を用いて簡単に実現
することができる。アドレス信号は、通常上位の数ビッ
トを用いるが、このビラトラ適当に選択することにより
、プロセッサユニットのアドレス領域ヲ分割スる各ブロ
ックの大きさを自由に決定することができ、これにより
必要に応じた管理・保護動作を実現することができる。The chip select circuit 5 that performs the above-mentioned protective operation receives, for example, a processor operating state signal S1, an operating mode signal S3, and an address signal as input, and receives a memory selection signal 8.
This can be easily realized using a programmable ROM (PROM) that outputs the signals S4 to S6 and the abnormal access interrupt signal S7. The address signal normally uses the upper few bits, but by appropriately selecting the address signal, the size of each block that divides the address area of the processor unit can be freely determined. Management and protection operations can be realized.
第３図はこの発明の別の実施例を示すもので、アクセス
異常割込信号Ｓ７が、こ＼ではアドレスバス２とデータ
バス３に接続されたアドレスラッチ回路９のラッチ信号
としても用いられている点が特徴である。つまり、こう
することにより、アクセス異常割込が発生した時点のア
ドレスがアドレスラッチ回路９に保持されるので、プロ
セッサユニット１はデータバス３経由でこのアドレスラ
ッチ回路９の内容を読出すことができる結果、アクセス
異常処理プログラムにおける異常解析が容易になる利点
がもたらされる。FIG. 3 shows another embodiment of the present invention, in which the access abnormality interrupt signal S7 is also used as a latch signal for an address latch circuit 9 connected to an address bus 2 and a data bus 3. It is characterized by the presence of In other words, by doing this, the address at the time when the abnormal access interrupt occurs is held in the address latch circuit 9, so that the processor unit 1 can read the contents of this address latch circuit 9 via the data bus 3. As a result, there is an advantage that anomaly analysis in the access anomaly processing program is facilitated.
以上の実施例では、プログラムＲＡＭ６の書込保護およ
び実行保護についてのみ述べたが、全く同じ構成でチッ
プセレクト回路５のＦＲＯＭを変更することにより、同
様にデータＲＡＭ７の実行保護、几ＯＭ８の書込保護も
容易に実現することができる。In the above embodiment, only the write protection and execution protection of the program RAM 6 have been described, but by changing the FROM of the chip select circuit 5 with exactly the same configuration, the execution protection of the data RAM 7 and the write protection of the OM8 can be similarly achieved. Protection can also be easily achieved.
この発明によれば、プロセッサ動作状態信号Ｓ１と稼働
モード信号Ｓ３とアドレス信号とを用いてメモリアクセ
スの適否を判定し、適切なアクセスに対しては該当する
メモリの選択信号８４〜Ｓ６を出力し、不適切なアクセ
スに対してはアクセス異常割込信号Ｓ７を出力するよう
にしたので、プログラムＲＡ Ｍ内のユーザプログラム
に対する書込保護および実行保護を、簡単なハードウェ
アにより実現することが可能となる利点がもたらされる
。According to this invention, the suitability of memory access is determined using the processor operating state signal S1, operating mode signal S3, and address signal, and in response to appropriate access, the corresponding memory selection signals 84 to S6 are output. Since the access error interrupt signal S7 is output in response to inappropriate access, write protection and execution protection for the user program in the program RAM can be realized with simple hardware. This brings about advantages.
第１図はこの発明の実施例を示す構成図、第２図はアド
レス領域の割付態様を説明するための参照図、第３図は
この発明の別の実施例を示す構成図である。
符号説明
１・・・・・・マイクロプロセッサユニット、２・・・
・・・アドレスバス、３・・・・・・データバス、４・
由・・７リツプフロツプ、５・・曲チップセレクト回路
、６・・曲プログラムＲＡＭ、７・・・・・・データ几
ＡＭ、８・・山・ＲＯＭ、８１・・曲プ四セッサ状態信
号、Ｓ２・・・・・・稼働モード切換信号、Ｓ３・・・
・・・稼働モード信号、Ｓ４・・・・・・プログラムＲ
ＡＭ選択信号、Ｓ５・・・・・・７’ −タＲＡＭ選択
信号、Ｓ６・・曲ＲＯＭ選択信号、Ｓ７・・・・・・ア
クセス異常割込信号。
代理人 弁理士 並 木 昭 夫
代理人 弁理士 松 崎 清
嬉１図
第２図FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a reference diagram for explaining how address areas are allocated, and FIG. 3 is a block diagram showing another embodiment of the present invention. Code explanation 1...Microprocessor unit, 2...
...address bus, 3...data bus, 4.
Reason: 7 lip-flop, 5: song chip select circuit, 6: song program RAM, 7: data storage AM, 8: mountain ROM, 81: song processor status signal, S2 ...Operating mode switching signal, S3...
...Operating mode signal, S4...Program R
AM selection signal, S5...7'-data RAM selection signal, S6...music ROM selection signal, S7...access abnormality interrupt signal. Agent Patent Attorney Akio Namiki Agent Patent Attorney Seiki Matsuzaki Figure 1 Figure 2
Claims (1)
ログラムを記憶するランダムアクセスメモリ（プログラ
ムＲＡＭ）とを有してなるマイクロコンピュータシステ
ムにおいて、前記プロセッサからの稼働モード信号を一
時記憶する記憶手段と、該記憶手段からの出力および前
記プロセッサの動作状態信号ならびにプロセッサから発
せられるアドレス信号にもとづき前記プログラムＲＡＭ
アクセスの適否を判定する判定手段とを設け、該判定手
段にて不適切なアクセスと判定されたときはプロセッサ
に対して異常割込信号を発することにより前記プログラ
ムＲＡＭへの書込保護および該プログラムの実行保護を
図ることを特徴とするメモリの管理・保護方式。In a microcomputer system comprising a microprocessor and a random access memory (program RAM) that stores a predetermined program executed by the processor, a storage means for temporarily storing an operating mode signal from the processor; the program RAM based on the output from and the operating status signal of the processor and the address signal issued from the processor.
and determining means for determining the appropriateness of the access, and when the determining means determines that the access is inappropriate, an abnormal interrupt signal is issued to the processor to protect the program RAM from writing and to protect the program. A memory management/protection method characterized by protecting the execution of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265020A JPS62126448A (en) | 1985-11-27 | 1985-11-27 | Memory control and protection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265020A JPS62126448A (en) | 1985-11-27 | 1985-11-27 | Memory control and protection system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62126448A true JPS62126448A (en) | 1987-06-08 |
Family
ID=17411462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60265020A Pending JPS62126448A (en) | 1985-11-27 | 1985-11-27 | Memory control and protection system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126448A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244431A (en) * | 1988-08-05 | 1990-02-14 | Nippon Motoroola Kk | Protective instruction taking out device |
| US6237137B1 (en) | 1997-10-15 | 2001-05-22 | Dell Usa, L.P. | Method and system for preventing unauthorized access to a computer program |
| US8683158B2 (en) | 2005-12-30 | 2014-03-25 | Intel Corporation | Steering system management code region accesses |
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| JPS551676A (en) * | 1978-06-21 | 1980-01-08 | Toshiba Corp | Memory protect system |
| JPS5738400B1 (en) * | 1965-06-28 | 1982-08-14 |
-
1985
- 1985-11-27 JP JP60265020A patent/JPS62126448A/en active Pending
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