JPS62122318A - Delay circuit - Google Patents
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- JPS62122318A JPS62122318A JP60261156A JP26115685A JPS62122318A JP S62122318 A JPS62122318 A JP S62122318A JP 60261156 A JP60261156 A JP 60261156A JP 26115685 A JP26115685 A JP 26115685A JP S62122318 A JPS62122318 A JP S62122318A
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は遅延回路に係り、例えばクロック信号発生回路
に適用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a delay circuit, and relates to a technique that is effective when applied to, for example, a clock signal generation circuit.
(背景技術〕
シフトレジスタなどクロック信号によってその動作が規
定されるような回路において、多相のクロック信号が相
互にばらつくと、その動作タイミングが乱れてデータス
ルーなどの問題を生ずる。(Background Art) In a circuit such as a shift register whose operation is defined by a clock signal, when multiphase clock signals vary from one another, the operation timing is disturbed, causing problems such as data throughput.
本発明者は、外部基準クロック信号と同一周波数で相互
にばらつきの少ない2相りロック信号を発生させるため
の遅延回路として、PLL (フェーズロックドループ
)回路を適用したものを検討した。即ち、例えば、4メ
ガヘルツの基準クロツク信号を受けるPLL回路によっ
て一旦16メガヘルツの信号を形成し、それを分周して
4メガヘルツの2相りロック信号のような複数のクロッ
ク信号を得る。しかしながら、良好な高周波を発生させ
るのは比較的難しく、仮に可能であっても回路構成が著
しく複雑化してしまう。The inventor studied a PLL (phase-locked loop) circuit as a delay circuit for generating a two-phase lock signal having the same frequency as an external reference clock signal and having little mutual variation. That is, for example, a 16 MHz signal is once formed by a PLL circuit that receives a 4 MHz reference clock signal, and then divided to obtain a plurality of clock signals such as a 4 MHz two-phase lock signal. However, it is relatively difficult to generate a good high frequency, and even if it were possible, the circuit configuration would be significantly complicated.
そこで、本発明者は、更に、構成の簡素化を図ることが
できるものとして多段のCMOSインバータ回路によっ
て構成されるような遅延回路によって1つの基準信号か
ら複数のクロック信号を得ることを検討した。しかしな
がら、この場合、遅延回路の遅延特性が回路の温度特性
によって変化され、温度変化などにかかわらずに良好な
タイミングを持つタイミング信号もしくはクロック信号
を得ることが困難であることが明らかとなった。Therefore, the inventor of the present invention further considered obtaining a plurality of clock signals from one reference signal using a delay circuit constituted by a multi-stage CMOS inverter circuit, as a means of simplifying the configuration. However, in this case, the delay characteristics of the delay circuit change depending on the temperature characteristics of the circuit, and it has become clear that it is difficult to obtain a timing signal or a clock signal with good timing regardless of temperature changes.
なお、CMOSインバータ回路について記載された文献
の例としては、昭和59年11月30日オーム社発行の
rLsIハンドブックJ P141乃至P143がある
。An example of a document describing a CMOS inverter circuit is rLsI Handbook JP P141 to P143, published by Ohmsha on November 30, 1980.
本発明の目的は、遅延時間のばらつきを減少させること
ができる遅延回路を提供することにある。An object of the present invention is to provide a delay circuit that can reduce variations in delay time.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書及び添付図面から明らかになるであろう。The above and other objects and novel features of the present invention include:
It will become clear from the specification and accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、基準電圧をゲートに受ける入力MOSFET
の動作によって形成される電流が供給されるダイオード
接続された2段のMOSFETと、その2段のMOSF
ETによって形成された電圧をゲートに受け、遅延段を
構成するCMOSインバータ回路の一方のチャンネル型
のMOSFETをバイアスする駆動MO5FETとを含
むバイアス回路を設けることにより、上記遅延段のCM
OSインバータ回路に流れる電流をMOSFETのしき
い値電圧成分を含まない定電流とすることにより、遅延
段における遅延時間のばらつきを減少させるものである
。In other words, the input MOSFET receives the reference voltage at its gate.
A diode-connected two-stage MOSFET that is supplied with a current formed by the operation of
By providing a bias circuit including a drive MOSFET which receives the voltage formed by the ET at its gate and biases one channel type MOSFET of the CMOS inverter circuit constituting the delay stage, the CM of the delay stage is
By making the current flowing through the OS inverter circuit a constant current that does not include the threshold voltage component of the MOSFET, variations in delay time in the delay stage are reduced.
第1図は本発明に係る遅延回路の一実施例を示す回路図
である。同図に示される回路は、公知の半導体集積回路
技術によって1つの半導体基板上に形成される。FIG. 1 is a circuit diagram showing an embodiment of a delay circuit according to the present invention. The circuit shown in the figure is formed on one semiconductor substrate using known semiconductor integrated circuit technology.
同図においてユは、電流供給用MOSFETとしてのP
チャンネル型MOSFETQI及び電流制御用MOSF
ETとしてのNチャンネル型MO8FE’TQ2から構
成されるCMOSインバータ回路が、夫々電源端子Vd
dと接地端子Gndとの間に複数結合されて成る遅延手
段である。各CMOSインバータ回路を構成するPチャ
ンネル型MOSFETQIの相互及びNチャンネル型M
OSFETQ2の相互は、夫々半導体集積回路技術によ
って互いに同じ製造条件のもとで形成されることによっ
て、夫々互いに等しいしきい値電圧をもつ。In the same figure, Y is P as a current supply MOSFET.
Channel type MOSFETQI and current control MOSF
A CMOS inverter circuit composed of N-channel type MO8FE'TQ2 as an ET is connected to a power supply terminal Vd.
d and the ground terminal Gnd. Mutual and N-channel type MOSFET QI constituting each CMOS inverter circuit
Since the OSFETs Q2 are formed under the same manufacturing conditions using semiconductor integrated circuit technology, they have the same threshold voltage.
Nチャンネル型MOSFETQ2は、P型つェル内に形
成され、その基体ゲートとしてのP型ウェル領域が夫々
のソースと等しい電位にされることによってそれぞれの
しきい値電圧が基板効果による影響を受けないようにな
っている。同様に、Pチャンネル型MOSFETQ2も
夫々の基体ゲートとしてのN型半導体基板が夫々のソー
ス電位と等しい電位にされる。The N-channel MOSFET Q2 is formed in a P-type well, and the P-type well region serving as the base gate is set to the same potential as the respective sources, so that the respective threshold voltages are not affected by the substrate effect. There is no such thing. Similarly, the N-type semiconductor substrate serving as the base gate of each P-channel MOSFET Q2 is set to the same potential as the respective source potential.
上記遅延段1を構成する各Pチャンネル型MOSFET
Q2はバイアス回路2の出力端子に結合され、隣合うC
MOSインバータ回路の前段の出力端子が後段のCMO
Sインバータ回路のNチャンネル型MOSFETQ2の
ゲートに結合される。Each P-channel MOSFET that constitutes the delay stage 1
Q2 is coupled to the output terminal of bias circuit 2, and adjacent C
The output terminal of the previous stage of the MOS inverter circuit is connected to the CMO of the subsequent stage.
It is coupled to the gate of N-channel MOSFET Q2 of the S inverter circuit.
初段のCMOSインバータ回路のNチャンネル型MOS
FETQ2のゲートは、例えば4メガヘルツの外部基準
クロック信号φstaを受ける。この初段のNチャンネ
ル型MOSFETQ2が外部基準クロック信号φsta
を受けると、各Nチャンネル型MOSFETQ2におけ
るゲート容量の充放電時間の累積時間に応じて遅延され
たクロック信号φdelが最終段のCMOSインバータ
回路の出力端子から出力される。N-channel MOS of first stage CMOS inverter circuit
The gate of FETQ2 receives, for example, a 4 MHz external reference clock signal φsta. This first-stage N-channel MOSFET Q2 receives the external reference clock signal φsta.
When received, a clock signal φdel delayed according to the cumulative charging and discharging time of the gate capacitance in each N-channel MOSFET Q2 is output from the output terminal of the CMOS inverter circuit at the final stage.
バイアス回路2は、MOSFETの飽和領域において動
作される回路であり、上記MOSFETQ2を介して各
CMOSインバータ回路に流れる電流をMOSFETの
しきい値電圧成分を含まない定電流とするに足るバイア
ス電圧を形成するものである。The bias circuit 2 is a circuit that operates in the saturation region of the MOSFET, and forms a bias voltage sufficient to make the current flowing to each CMOS inverter circuit via the MOSFET Q2 a constant current that does not include the threshold voltage component of the MOSFET. It is something to do.
バイアス回路2においてQ3及びQ4は、カレントミラ
ー回路を構成するPチャンネル型MOSFETである。In the bias circuit 2, Q3 and Q4 are P-channel MOSFETs forming a current mirror circuit.
このカレントミラー回路を構成するMOSFETQ3の
ドレインと接地端子Gndとの間には、図示しないバン
ドギャプ型基準電圧回路などの基準電圧源からの基準電
圧V refをゲートに受けるNチャンネル型入力MO
SFETQ5が結合される。また、カレントミラー回路
を構成するMOSFETQ4のドレインと接地端子Gn
dとの間にはダイオード接続、即ちゲート・ドレイン間
が接続された2段のNチャンネル型MOSFETQ6及
びQ7が結合される。上記MOSFETQ6は、ソース
が接地端子Gndに結合されたNチャンネル型駆動MO
SFETQ8と共に一種のカレントミラー回路を構成し
、その駆動MOSFETQ8のゲートは、ダイオード接
続された2段のMOSFETQ6及びQ7によって形成
された電圧によってバイアスされる。該駆動MOSFE
TQ8のドレインは、遅延段1のMOSFETQ1と共
にカレントミラー回路を構成するPチャンネル型MO3
FETQ9のドレインに接続される。Between the drain of MOSFET Q3 constituting this current mirror circuit and the ground terminal Gnd, there is an N-channel type input MO whose gate receives a reference voltage V ref from a reference voltage source such as a band gap type reference voltage circuit (not shown).
SFETQ5 is coupled. In addition, the drain of MOSFETQ4 that constitutes the current mirror circuit and the ground terminal Gn
Two stages of N-channel type MOSFETs Q6 and Q7 are diode-connected, that is, the gate and drain are connected between the two stages. The above MOSFET Q6 is an N-channel drive MO whose source is coupled to the ground terminal Gnd.
Together with SFETQ8, it constitutes a kind of current mirror circuit, and the gate of drive MOSFETQ8 is biased by a voltage formed by two stages of diode-connected MOSFETs Q6 and Q7. The drive MOSFE
The drain of TQ8 is a P-channel type MO3 that forms a current mirror circuit together with MOSFET Q1 of delay stage 1.
Connected to the drain of FETQ9.
以上のバイアス回路2を構成するPチャンネル型MO3
FETの相互及びNチャンネル型MOSFETの相互は
、夫々互いに等しいしきい値電圧を持つ。Nチャンネル
型MO3FETは、特に制限されないが、夫々独立のP
型つェル内に形成され、夫々の基体ゲートが夫々のソー
スに結合されることによってそのしきい値電圧が」↓板
効果による影響を受けないようになっている。Pチャン
ネル型MO5FETの基体ゲートは夫々のソースととも
に電源端子Vddに結合される。P-channel type MO3 constituting the above bias circuit 2
The FETs and the N-channel MOSFETs each have the same threshold voltage. N-channel type MO3FET is not particularly limited, but each independent P
The substrate gates are formed in a type well and their respective substrate gates are coupled to their respective sources so that their threshold voltages are not affected by the plate effect. The body gate of the P-channel type MO5FET is coupled to the power supply terminal Vdd along with the respective sources.
ここで、先ず、上記ダイオード接続された2段(71M
OSFETQ6.Q7と駆動MOSFETQ8との関係
を概念的に説明するなら、駆動MOSFETQ8のゲー
ト・ソース間電圧は、MOSFETQ7の作用によって
そのしきい値電圧分だけ加算されるようになっており、
それによって飽和領域において駆動MOSFETQ8に
流れる電流成分からは当該駆動MOSFETQ8のしき
い値電圧成分が除外される。そうされることによって。Here, first, the diode-connected two stages (71M
OSFETQ6. To conceptually explain the relationship between Q7 and drive MOSFET Q8, the gate-source voltage of drive MOSFET Q8 is added by its threshold voltage due to the action of MOSFET Q7.
As a result, the threshold voltage component of the drive MOSFET Q8 is excluded from the current component flowing through the drive MOSFET Q8 in the saturation region. By being done so.
MO3FETQ8及びQ9のドレイン間電圧でゲートが
バイアスされるMOSFETQlを介して各CMOSイ
ンバータ回路に流れる電流は、Nチャンネル型MOSF
ET及びPチャンネル型MOSFETのしきい値電圧成
分が除外された電流とされる。The current flowing to each CMOS inverter circuit via MOSFETQl whose gate is biased by the voltage between the drains of MO3FETQ8 and Q9 is an N-channel MOSFET.
The current excludes the threshold voltage components of the ET and P-channel MOSFET.
この関係を更にMOSFETの飽和領域における近似式
に基づいて説明する。先ず、駆動MOSFETQ8のゲ
ート・ソース間電圧V工は(1)式によって与えられる
。This relationship will be further explained based on an approximate expression in the saturation region of the MOSFET. First, the gate-source voltage V of the drive MOSFET Q8 is given by equation (1).
V1= 2 Vthn+ 2 (β、/β、)””
”X(Vraf−Vthn)−(1)
但し、V thn・・・Nチャンネル型MOSFETの
しきい値電圧
β1・・・・・・入力MOSFETQ5に係る定数であ
り、MOSFETの導電型
によって決る定数β。とMOSF
ETのサイズW(チャンネル幅)L
(チャンネル長)によって決る定数
W/Lとの積
Q3・・・・・・MOSFETQ6及びQ7の夫々に係
る定数であり、MOSFE
Tの導電型によって決る定数β。V1= 2 Vthn+ 2 (β, /β,)""
” and the constant W/L determined by the size W (channel width) L (channel length) of the MOSFET, Q3...This is a constant related to each of MOSFETs Q6 and Q7, and is determined by the conductivity type of MOSFET T. constant β.
とMOSFETのサイズW(チャ
ンネル幅)L(チャンネル長)によ
って決る定数W/Lとの積
ここで(1)式において2(β1/β)l/2 ==
1とすると、ゲート・ソース間電圧v1は、次の(2)
式に示されるように安定な基準電圧VrefとVthn
との和に等しくすることができる。このようにしてMO
SFETQ6.Q7.Q8におけるβ□及びQ3を設定
することによって、上述の如く駆動MOSFETQ8の
ゲート・ソース間電圧■、を、MOSFETQ7の作用
によってそのしきい値電圧Vthn分だけ安定な基準電
圧Vrefに加算することができる。and the constant W/L determined by the size W (channel width) and L (channel length) of the MOSFET.Here, in equation (1), 2(β1/β)l/2 ==
1, the gate-source voltage v1 is as follows (2)
Stable reference voltages Vref and Vthn as shown in the equation
It can be made equal to the sum of In this way M.O.
SFETQ6. Q7. By setting β□ and Q3 in Q8, the gate-source voltage ■ of drive MOSFET Q8 can be added to the stable reference voltage Vref by the threshold voltage Vthn due to the action of MOSFET Q7 as described above. .
V、=Vref+Vthn−(2)
駆動MOSFETQ8に上記(2)式で与えられるゲー
ト・ソース間電圧V□が供給されるとき、駆動MO3F
ETQ8に流れる電流i、は(3)式で表され、MOS
FETQ9に流れる電流19は(4)式で表される。V, = Vref + Vthn - (2) When the gate-source voltage V□ given by the above equation (2) is supplied to the drive MOSFET Q8, the drive MOSFET Q8
The current i flowing through ETQ8 is expressed by equation (3), and the MOS
Current 19 flowing through FETQ9 is expressed by equation (4).
1s=(L/2)X(V、−Vthn)”−(3)i、
=(βs/2)x(v2−vthp)”・(4)但し、
Vthp・・・Pチャンネル型MOSFETのしきい値
電圧
v2・・・・・・MOSFETQ9のゲート・ソース間
電圧
β4・・・・・・駆動MO5FETQ8に係る定数であ
り、MOSFETの導電型
によって決る定数β。とMO5F
ETのサイズW(チャンネル幅)L
(チャンネル長)によって決る定数
W/Lとの積
β5・・・・・・MOSFETQ9に係る定数であり、
MOSFETの導電型によ
って決る定数β。とMOSFET
のサイズW(チャンネル幅)L(チ
ャンネル長)によって決る定数W
/Lどの積
上記(3)式に(2)式を代入すると、(5)式に示さ
れるようにその電流成分からしきい値電圧ythn成分
が除外される。1s=(L/2)X(V,-Vthn)"-(3)i,
=(βs/2)x(v2-vthp)”・(4) However,
Vthp... Threshold voltage of P-channel MOSFET v2... Gate-source voltage β4 of MOSFET Q9... Constant related to drive MO5FET Q8, constant β determined by the conductivity type of MOSFET . The product β5 of the constant W/L determined by the MOSFET size W (channel width) L (channel length) is a constant related to MOSFETQ9,
Constant β determined by the conductivity type of MOSFET. and the constant W /L determined by the size W (channel width) and L (channel length) of the MOSFET. Substituting equation (2) into equation (3) above, the current component can be calculated as shown in equation (5). The threshold voltage ythn component is excluded.
i、=(β4/2)X(Vref)2・・(5)ここで
、(5)式=(4)式とすると、MOSFETQ9のゲ
ート・ソース間電圧v2、即ち、MOSFETQIのバ
イアス電圧は(6)式によって与えられる。i, = (β4/2)X(Vref)2 (5) Here, if equation (5) = equation (4), the gate-source voltage v2 of MOSFETQ9, that is, the bias voltage of MOSFETQI is ( 6) Given by Eq.
V2= Vthp+ Vref X (β4/β、)”
”−(6)したがって、MOSFETQIに流れる電流
11は次に示される(8)式によって与えられる。V2= Vthp+ Vref X (β4/β,)”
”-(6) Therefore, the current 11 flowing through MOSFETQI is given by equation (8) shown below.
11=(βs / 2 ) X (V 2 V th
p)”=(β6・β4/2β、 ) X (V ref
)” ・・・(8)但し、β6・・・・・・MOSFE
TQIに係る定数であり、MOSFETの導電型によ
って決る定数β。とMOSFET
のサイズW(チャンネル幅)L(チ
ャンネル長)によって決る定数W
/Lとの積
(8)式から明らかなように、遅延段1のCMOSイン
バータ回路に流れる電流11は、定数(β6・β、/1
i1)と安定な基準電圧Vrefとによって決る定電流
である。ここで、各CMOSインバータ回路における次
段のゲート容量に対する充電時間Tは、(9)式によっ
て与えられる。11=(βs/2)X(V2Vth
p)”=(β6・β4/2β, ) X (V ref
)” ...(8) However, β6...MOSFE
A constant β that is related to TQI and is determined by the conductivity type of the MOSFET. and the constant W/L determined by the size W (channel width) and L (channel length) of the MOSFET. β, /1
i1) and a stable reference voltage Vref. Here, the charging time T for the gate capacitance of the next stage in each CMOS inverter circuit is given by equation (9).
T=CV/i□・・・(9)
但し、C・・・CMOSインバータ回路の次段ゲート容
量
■・・・CMOSインバータ回路の論理しきい値電圧
(9)式においてC2■は一定であると共に、電流i4
が(8)式で与えられるようにMOSFETのしきい値
電圧成分が除外された定電流であるから、次段のゲート
容量に対する充電時間Tは一定となる。T=CV/i□...(9) However, C...Next stage gate capacitance of the CMOS inverter circuit■...Logic threshold voltage of the CMOS inverter circuit In equation (9), C2■ is constant Also, the current i4
Since T is a constant current excluding the threshold voltage component of the MOSFET as given by equation (8), the charging time T for the gate capacitance of the next stage is constant.
このように、遅延段1を構成するCMOSインバータ回
路に流れる電流は、上記バイアス回路2の作用によって
その電流成分からMOSFET固有のしきい値電圧成分
が除外された定電流とされるから、温度などの影響によ
ってMOSFETのしきい値電圧が変動しても、それに
基因してCMOSインバータ回路の次段ゲート容量に対
する充電時間にばらつきを生ずることはなく、その結果
。In this way, the current flowing through the CMOS inverter circuit constituting the delay stage 1 is made into a constant current with the MOSFET-specific threshold voltage component removed from the current component by the action of the bias circuit 2. Even if the threshold voltage of the MOSFET fluctuates due to the influence of
遅延段1における遅延時間のばらつきを著しく低減する
ことが可能となる。なお、定数β6.β4゜β、は温度
依存性を有するが、それによる影響はしきい値電圧の変
動に比べて僅かであるから、CMOSインバータ回路に
流れる電流からMOSFETのしきい値電圧成分が除外
されていれば問題になることはない。It becomes possible to significantly reduce variations in delay time in delay stage 1. Note that the constant β6. Although β4゜β has temperature dependence, its influence is small compared to the fluctuation of the threshold voltage, so if the threshold voltage component of the MOSFET is excluded from the current flowing through the CMOS inverter circuit, It won't be a problem.
更に本実施例においては、CMOSインバータ回路のP
チャンネル型MO3FETQIをバイアスするものであ
り、Nチャンネル型MOSFETはそのサイズが小さく
てもPチャンネル型MOSFETに比較して電流が流れ
易いという特性を生かした構成となっている。したがっ
て、CMOSインバータ回路の出力がハイレベルからロ
ウレベルに立ち下がるまでの時間を容易に短くすること
ができるから、その分だけ上記定電流11による次段ゲ
ート容量の充電時間を長くすることができる。その結果
、遅延段1における遅延時間のばらつきを一層低減させ
ることが可能になる。Furthermore, in this embodiment, P of the CMOS inverter circuit
It biases the channel type MO3FET QI, and has a configuration that takes advantage of the characteristic that the N-channel type MOSFET allows current to flow more easily than the P-channel type MOSFET even though its size is small. Therefore, since the time it takes for the output of the CMOS inverter circuit to fall from high level to low level can be easily shortened, the charging time of the next stage gate capacitance by the constant current 11 can be lengthened accordingly. As a result, it becomes possible to further reduce variations in delay time in delay stage 1.
以上説明した遅延回路によれば、その遅延回路から出力
されるクロック信号φdelは、基準クロック信号φs
taに対して遅延時間にばらつきのない4メガヘルツの
クロック信号とされる。したがって、斯る4メガヘルツ
の2相りロック信号φda1及びφstaに基づき、こ
れを適宜のゲート回路を通すことによってオーバラップ
のない所望の2相りロック信号を簡単に得ることができ
る。According to the delay circuit described above, the clock signal φdel output from the delay circuit is the reference clock signal φs
The clock signal is a 4 MHz clock signal with no variation in delay time with respect to ta. Therefore, by passing the 4 MHz two-phase lock signals φda1 and φsta through an appropriate gate circuit, a desired two-phase lock signal without overlap can be easily obtained.
以上説明したことから明らかな如く、本願において開示
された発明によれば、以下の効果を得るものである。As is clear from the above explanation, the invention disclosed in this application provides the following effects.
(1)遅延段のMOSインバータ回路に流れる電流をM
OSFETのしきい値電圧成分を実質的に含まない定電
流とするに足るバイアス電圧を形成するバイアス回路を
含むから、多段のMOSインバータ回路から成る遅延段
における遅延時間のばらつきを減少させることができる
。(1) The current flowing through the MOS inverter circuit of the delay stage is M
Since it includes a bias circuit that forms a bias voltage sufficient to provide a constant current that does not substantially include the threshold voltage component of the OSFET, it is possible to reduce variations in delay time in a delay stage consisting of a multi-stage MOS inverter circuit. .
(2)特に、CMOSインバータ回路のPチャンネル型
MOSFETをバイアスするバイアス回路とすれば、C
MOSインバータ回路の出方がハイレベルからロウレベ
ルに立ち下がるまでの時間を容易に短くすることができ
る分だけ定電流による次段ゲート容量の充電時間を長く
することができ。(2) In particular, if the bias circuit biases the P-channel MOSFET of a CMOS inverter circuit, C
The time required for the output of the MOS inverter circuit to fall from a high level to a low level can be easily shortened, and the charging time of the next stage gate capacitor using a constant current can be lengthened.
遅延段における遅延時間のばらつきを一層低減させるこ
とが可能になる。It becomes possible to further reduce variations in delay time in the delay stage.
以上本発明者によって成された発明を実施例にJルづい
て具体的に説明したが1本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能である。Although the invention made by the present inventor has been specifically explained above with reference to Examples, the present invention is not limited to the above-mentioned Examples, and various modifications can be made without departing from the gist thereof. .
例えば、上記実施例においては、入力MOSFETQ5
のオン動作によりカレントミラー回路を介して2段のダ
イオード接続されたMOSFETQ6及びQlに電流を
供給する構成にしたが、基準電圧Vrefの電圧レベル
によっては、カレントミラー回路を用いずに直接入力M
OSFETから供給される電流を受けるようにしてもよ
い。For example, in the above embodiment, input MOSFETQ5
The current mirror circuit is configured to supply current to the two stages of diode-connected MOSFETs Q6 and Ql by the on-operation of the current mirror circuit.
It may also be configured to receive current supplied from an OSFET.
また、遅延段はCMOSインバータ回路以外のMOSイ
ンバータ回路によって構成することも可能であり、たと
えば電流供給用としてPチャンネル型MOSFETを用
い、電流制御用としてCMOSインバータ回路を用いる
こともできるが、素子数の低減及び構成の簡素化という
点においては実施例のようにCMOSインバータ回路に
よって構成することが最も優れる。Furthermore, the delay stage can be configured by a MOS inverter circuit other than a CMOS inverter circuit; for example, a P-channel MOSFET can be used for current supply, and a CMOS inverter circuit can be used for current control, but the number of elements In terms of reduction of the noise and simplification of the structure, it is best to use a CMOS inverter circuit as in the embodiment.
以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野である2相りロック信号の
発生回路に適用されるような場合について説明したが、
これに限定されるものではなく、基準信号に基づいて遅
延信号を出力するような種々の回路に広く利用すること
ができる。In the above explanation, the invention made by the present inventor was mainly explained in the case where it was applied to a two-phase lock signal generation circuit, which is the technical field behind the invention.
The invention is not limited to this, and can be widely used in various circuits that output delayed signals based on reference signals.
第1図は本発明に係る遅延回路の一実施例を示す回路図
である。
1・・・遅延段、2・・・バイアス回路、Ql・・・P
チャンネル型MOSFET(ffi流供給用MOSFE
T)、Q2・・・Nチャンネル型MOSFET (電流
制御用MOSFET) 、Q5・・・入力MOSFET
、Q6、Ql・・・ダイオード接続MOSFET、Q8
・・・駆動M OS F E T 、 Vref−基準
電圧、φ5ta−基準クロック信号、φdel・・・遅
延クロック信号。FIG. 1 is a circuit diagram showing an embodiment of a delay circuit according to the present invention. 1...Delay stage, 2...Bias circuit, Ql...P
Channel type MOSFET (FFI flow supply MOSFET
T), Q2...N-channel MOSFET (current control MOSFET), Q5...input MOSFET
, Q6, Ql...diode-connected MOSFET, Q8
... Drive MOS FET, Vref - reference voltage, φ5ta - reference clock signal, φdel... delayed clock signal.
Claims (1)
備え、その遅延段を構成するMOSインバータ回路の電
流供給用MOSFETがバイアス回路からのバイアス電
圧を受ける遅延回路であって、上記バイアス回路は、上
記MOSインバータ回路に流れる電流をMOSFETの
しきい値電圧成分を実質的に含まない定電流とするに足
るバイアス電圧を形成するものであることを特徴とする
遅延回路。 2、上記インバータ回路は、CMOSインバータ回路で
あり、それを構成するPチャンネル型MOSFETがバ
イアス回路からのバイアス電圧を受けるものであること
を特徴とする特許請求の範囲第1項記載の遅延回路。 3、上記バイアス回路は、基準電圧をゲートに受ける入
力MOSFETと、その入力MOSFETの動作に基づ
いて供給される電流が流れるダイオード接続された2段
のMOSFETと、その2段のMOSFETによって形
成された電圧をゲートに受けて上記遅延段をバイアスす
る駆動MOSFETとを含むものであることを特徴とす
る特許請求の範囲第1項又は第2項記載の遅延回路。[Claims] 1. A delay circuit comprising a delay stage constituted by a MOS inverter circuit, in which a current supply MOSFET of the MOS inverter circuit constituting the delay stage receives a bias voltage from a bias circuit, A delay circuit characterized in that the bias circuit forms a bias voltage sufficient to make the current flowing through the MOS inverter circuit a constant current that does not substantially include a threshold voltage component of the MOSFET. 2. The delay circuit according to claim 1, wherein the inverter circuit is a CMOS inverter circuit, and a P-channel MOSFET constituting the inverter circuit receives a bias voltage from a bias circuit. 3. The bias circuit is formed by an input MOSFET that receives a reference voltage at its gate, a two-stage diode-connected MOSFET through which a current flows that is supplied based on the operation of the input MOSFET, and the two-stage MOSFET. 3. The delay circuit according to claim 1, further comprising a drive MOSFET which biases said delay stage by receiving a voltage at its gate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60261156A JPS62122318A (en) | 1985-11-22 | 1985-11-22 | Delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60261156A JPS62122318A (en) | 1985-11-22 | 1985-11-22 | Delay circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62122318A true JPS62122318A (en) | 1987-06-03 |
Family
ID=17357884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60261156A Pending JPS62122318A (en) | 1985-11-22 | 1985-11-22 | Delay circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62122318A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507229B1 (en) | 1999-09-24 | 2003-01-14 | Kabushiki Kaisha Toshiba | Voltage controlled delay circuit |
-
1985
- 1985-11-22 JP JP60261156A patent/JPS62122318A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507229B1 (en) | 1999-09-24 | 2003-01-14 | Kabushiki Kaisha Toshiba | Voltage controlled delay circuit |
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