JPS62122318A - Delay circuit - Google Patents

Abstract

PURPOSE:To decrease the variance in a delay time by including a bias circuit forming a bias voltage enough to bring a current flowing to a MOS inverter circuit of a delay stage to a constant current not including a threshold voltage component of a MOSFET substantially. CONSTITUTION:The bias circuit 2 is provided, which includes two stages of MOSFETs Q6, Q7 receiving a current formed by the operation of an input MOSFET receiving a reference voltage at its gate and having the diode connection, and a drive MOSFET Q8 biasing one channel MOSFET of a CMOS inverter circuit constituting a delay stage 1 and receiving a voltage formed by the two-stage MOSFETs at its gate. The current flowing to the CMOS inverter circuit of the delay stage is brought into a constant current not including a threshold voltage component of the MOSFET. Thus, the variance in the delay time at the delay stage is reduced.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は遅延回路に係り、例えばクロック信号発生回路
に適用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a delay circuit, and relates to a technique that is effective when applied to, for example, a clock signal generation circuit.

（背景技術〕 シフトレジスタなどクロック信号によってその動作が規
定されるような回路において、多相のクロック信号が相
互にばらつくと、その動作タイミングが乱れてデータス
ルーなどの問題を生ずる。(Background Art) In a circuit such as a shift register whose operation is defined by a clock signal, when multiphase clock signals vary from one another, the operation timing is disturbed, causing problems such as data throughput.

本発明者は、外部基準クロック信号と同一周波数で相互
にばらつきの少ない２相りロック信号を発生させるため
の遅延回路として、ＰＬＬ　（フェーズロックドループ
）回路を適用したものを検討した。即ち、例えば、４メ
ガヘルツの基準クロツク信号を受けるＰＬＬ回路によっ
て一旦１６メガヘルツの信号を形成し、それを分周して
４メガヘルツの２相りロック信号のような複数のクロッ
ク信号を得る。しかしながら、良好な高周波を発生させ
るのは比較的難しく、仮に可能であっても回路構成が著
しく複雑化してしまう。The inventor studied a PLL (phase-locked loop) circuit as a delay circuit for generating a two-phase lock signal having the same frequency as an external reference clock signal and having little mutual variation. That is, for example, a 16 MHz signal is once formed by a PLL circuit that receives a 4 MHz reference clock signal, and then divided to obtain a plurality of clock signals such as a 4 MHz two-phase lock signal. However, it is relatively difficult to generate a good high frequency, and even if it were possible, the circuit configuration would be significantly complicated.

そこで、本発明者は、更に、構成の簡素化を図ることが
できるものとして多段のＣＭＯＳインバータ回路によっ
て構成されるような遅延回路によって１つの基準信号か
ら複数のクロック信号を得ることを検討した。しかしな
がら、この場合、遅延回路の遅延特性が回路の温度特性
によって変化され、温度変化などにかかわらずに良好な
タイミングを持つタイミング信号もしくはクロック信号
を得ることが困難であることが明らかとなった。Therefore, the inventor of the present invention further considered obtaining a plurality of clock signals from one reference signal using a delay circuit constituted by a multi-stage CMOS inverter circuit, as a means of simplifying the configuration. However, in this case, the delay characteristics of the delay circuit change depending on the temperature characteristics of the circuit, and it has become clear that it is difficult to obtain a timing signal or a clock signal with good timing regardless of temperature changes.

なお、ＣＭＯＳインバータ回路について記載された文献
の例としては、昭和５９年１１月３０日オーム社発行の
ｒＬｓＩハンドブックＪ　Ｐ１４１乃至Ｐ１４３がある
。An example of a document describing a CMOS inverter circuit is rLsI Handbook JP P141 to P143, published by Ohmsha on November 30, 1980.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、遅延時間のばらつきを減少させること
ができる遅延回路を提供することにある。An object of the present invention is to provide a delay circuit that can reduce variations in delay time.

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書及び添付図面から明らかになるであろう。The above and other objects and novel features of the present invention include:
It will become clear from the specification and accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、基準電圧をゲートに受ける入力ＭＯＳＦＥＴ
の動作によって形成される電流が供給されるダイオード
接続された２段のＭＯＳＦＥＴと、その２段のＭＯＳＦ
ＥＴによって形成された電圧をゲートに受け、遅延段を
構成するＣＭＯＳインバータ回路の一方のチャンネル型
のＭＯＳＦＥＴをバイアスする駆動ＭＯ５ＦＥＴとを含
むバイアス回路を設けることにより、上記遅延段のＣＭ
ＯＳインバータ回路に流れる電流をＭＯＳＦＥＴのしき
い値電圧成分を含まない定電流とすることにより、遅延
段における遅延時間のばらつきを減少させるものである
。In other words, the input MOSFET receives the reference voltage at its gate.
A diode-connected two-stage MOSFET that is supplied with a current formed by the operation of
By providing a bias circuit including a drive MOSFET which receives the voltage formed by the ET at its gate and biases one channel type MOSFET of the CMOS inverter circuit constituting the delay stage, the CM of the delay stage is
By making the current flowing through the OS inverter circuit a constant current that does not include the threshold voltage component of the MOSFET, variations in delay time in the delay stage are reduced.

〔実　施　例〕〔Example〕

第１図は本発明に係る遅延回路の一実施例を示す回路図
である。同図に示される回路は、公知の半導体集積回路
技術によって１つの半導体基板上に形成される。FIG. 1 is a circuit diagram showing an embodiment of a delay circuit according to the present invention. The circuit shown in the figure is formed on one semiconductor substrate using known semiconductor integrated circuit technology.

同図においてユは、電流供給用ＭＯＳＦＥＴとしてのＰ
チャンネル型ＭＯＳＦＥＴＱＩ及び電流制御用ＭＯＳＦ
ＥＴとしてのＮチャンネル型ＭＯ８ＦＥ’ＴＱ２から構
成されるＣＭＯＳインバータ回路が、夫々電源端子Ｖｄ
ｄと接地端子Ｇｎｄとの間に複数結合されて成る遅延手
段である。各ＣＭＯＳインバータ回路を構成するＰチャ
ンネル型ＭＯＳＦＥＴＱＩの相互及びＮチャンネル型Ｍ
ＯＳＦＥＴＱ２の相互は、夫々半導体集積回路技術によ
って互いに同じ製造条件のもとで形成されることによっ
て、夫々互いに等しいしきい値電圧をもつ。In the same figure, Y is P as a current supply MOSFET.
Channel type MOSFETQI and current control MOSF
A CMOS inverter circuit composed of N-channel type MO8FE'TQ2 as an ET is connected to a power supply terminal Vd.
d and the ground terminal Gnd. Mutual and N-channel type MOSFET QI constituting each CMOS inverter circuit
Since the OSFETs Q2 are formed under the same manufacturing conditions using semiconductor integrated circuit technology, they have the same threshold voltage.

Ｎチャンネル型ＭＯＳＦＥＴＱ２は、Ｐ型つェル内に形
成され、その基体ゲートとしてのＰ型ウェル領域が夫々
のソースと等しい電位にされることによってそれぞれの
しきい値電圧が基板効果による影響を受けないようにな
っている。同様に、Ｐチャンネル型ＭＯＳＦＥＴＱ２も
夫々の基体ゲートとしてのＮ型半導体基板が夫々のソー
ス電位と等しい電位にされる。The N-channel MOSFET Q2 is formed in a P-type well, and the P-type well region serving as the base gate is set to the same potential as the respective sources, so that the respective threshold voltages are not affected by the substrate effect. There is no such thing. Similarly, the N-type semiconductor substrate serving as the base gate of each P-channel MOSFET Q2 is set to the same potential as the respective source potential.

上記遅延段１を構成する各Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ２はバイアス回路２の出力端子に結合され、隣合うＣ
ＭＯＳインバータ回路の前段の出力端子が後段のＣＭＯ
Ｓインバータ回路のＮチャンネル型ＭＯＳＦＥＴＱ２の
ゲートに結合される。Each P-channel MOSFET that constitutes the delay stage 1
Q2 is coupled to the output terminal of bias circuit 2, and adjacent C
The output terminal of the previous stage of the MOS inverter circuit is connected to the CMO of the subsequent stage.
It is coupled to the gate of N-channel MOSFET Q2 of the S inverter circuit.

初段のＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳ
ＦＥＴＱ２のゲートは、例えば４メガヘルツの外部基準
クロック信号φｓｔａを受ける。この初段のＮチャンネ
ル型ＭＯＳＦＥＴＱ２が外部基準クロック信号φｓｔａ
を受けると、各Ｎチャンネル型ＭＯＳＦＥＴＱ２におけ
るゲート容量の充放電時間の累積時間に応じて遅延され
たクロック信号φｄｅｌが最終段のＣＭＯＳインバータ
回路の出力端子から出力される。N-channel MOS of first stage CMOS inverter circuit
The gate of FETQ2 receives, for example, a 4 MHz external reference clock signal φsta. This first-stage N-channel MOSFET Q2 receives the external reference clock signal φsta.
When received, a clock signal φdel delayed according to the cumulative charging and discharging time of the gate capacitance in each N-channel MOSFET Q2 is output from the output terminal of the CMOS inverter circuit at the final stage.

バイアス回路２は、ＭＯＳＦＥＴの飽和領域において動
作される回路であり、上記ＭＯＳＦＥＴＱ２を介して各
ＣＭＯＳインバータ回路に流れる電流をＭＯＳＦＥＴの
しきい値電圧成分を含まない定電流とするに足るバイア
ス電圧を形成するものである。The bias circuit 2 is a circuit that operates in the saturation region of the MOSFET, and forms a bias voltage sufficient to make the current flowing to each CMOS inverter circuit via the MOSFET Q2 a constant current that does not include the threshold voltage component of the MOSFET. It is something to do.

バイアス回路２においてＱ３及びＱ４は、カレントミラ
ー回路を構成するＰチャンネル型ＭＯＳＦＥＴである。In the bias circuit 2, Q3 and Q4 are P-channel MOSFETs forming a current mirror circuit.

このカレントミラー回路を構成するＭＯＳＦＥＴＱ３の
ドレインと接地端子Ｇｎｄとの間には、図示しないバン
ドギャプ型基準電圧回路などの基準電圧源からの基準電
圧Ｖ　ｒｅｆをゲートに受けるＮチャンネル型入力ＭＯ
ＳＦＥＴＱ５が結合される。また、カレントミラー回路
を構成するＭＯＳＦＥＴＱ４のドレインと接地端子Ｇｎ
ｄとの間にはダイオード接続、即ちゲート・ドレイン間
が接続された２段のＮチャンネル型ＭＯＳＦＥＴＱ６及
びＱ７が結合される。上記ＭＯＳＦＥＴＱ６は、ソース
が接地端子Ｇｎｄに結合されたＮチャンネル型駆動ＭＯ
ＳＦＥＴＱ８と共に一種のカレントミラー回路を構成し
、その駆動ＭＯＳＦＥＴＱ８のゲートは、ダイオード接
続された２段のＭＯＳＦＥＴＱ６及びＱ７によって形成
された電圧によってバイアスされる。該駆動ＭＯＳＦＥ
ＴＱ８のドレインは、遅延段１のＭＯＳＦＥＴＱ１と共
にカレントミラー回路を構成するＰチャンネル型ＭＯ３
ＦＥＴＱ９のドレインに接続される。Between the drain of MOSFET Q3 constituting this current mirror circuit and the ground terminal Gnd, there is an N-channel type input MO whose gate receives a reference voltage V ref from a reference voltage source such as a band gap type reference voltage circuit (not shown).
SFETQ5 is coupled. In addition, the drain of MOSFETQ4 that constitutes the current mirror circuit and the ground terminal Gn
Two stages of N-channel type MOSFETs Q6 and Q7 are diode-connected, that is, the gate and drain are connected between the two stages. The above MOSFET Q6 is an N-channel drive MO whose source is coupled to the ground terminal Gnd.
Together with SFETQ8, it constitutes a kind of current mirror circuit, and the gate of drive MOSFETQ8 is biased by a voltage formed by two stages of diode-connected MOSFETs Q6 and Q7. The drive MOSFE
The drain of TQ8 is a P-channel type MO3 that forms a current mirror circuit together with MOSFET Q1 of delay stage 1.
Connected to the drain of FETQ9.

以上のバイアス回路２を構成するＰチャンネル型ＭＯ３
ＦＥＴの相互及びＮチャンネル型ＭＯＳＦＥＴの相互は
、夫々互いに等しいしきい値電圧を持つ。Ｎチャンネル
型ＭＯ３ＦＥＴは、特に制限されないが、夫々独立のＰ
型つェル内に形成され、夫々の基体ゲートが夫々のソー
スに結合されることによってそのしきい値電圧が」↓板
効果による影響を受けないようになっている。Ｐチャン
ネル型ＭＯ５ＦＥＴの基体ゲートは夫々のソースととも
に電源端子Ｖｄｄに結合される。P-channel type MO3 constituting the above bias circuit 2
The FETs and the N-channel MOSFETs each have the same threshold voltage. N-channel type MO3FET is not particularly limited, but each independent P
The substrate gates are formed in a type well and their respective substrate gates are coupled to their respective sources so that their threshold voltages are not affected by the plate effect. The body gate of the P-channel type MO5FET is coupled to the power supply terminal Vdd along with the respective sources.

ここで、先ず、上記ダイオード接続された２段（７１Ｍ
ＯＳＦＥＴＱ６．Ｑ７と駆動ＭＯＳＦＥＴＱ８との関係
を概念的に説明するなら、駆動ＭＯＳＦＥＴＱ８のゲー
ト・ソース間電圧は、ＭＯＳＦＥＴＱ７の作用によって
そのしきい値電圧分だけ加算されるようになっており、
それによって飽和領域において駆動ＭＯＳＦＥＴＱ８に
流れる電流成分からは当該駆動ＭＯＳＦＥＴＱ８のしき
い値電圧成分が除外される。そうされることによって。Here, first, the diode-connected two stages (71M
OSFETQ6. To conceptually explain the relationship between Q7 and drive MOSFET Q8, the gate-source voltage of drive MOSFET Q8 is added by its threshold voltage due to the action of MOSFET Q7.
As a result, the threshold voltage component of the drive MOSFET Q8 is excluded from the current component flowing through the drive MOSFET Q8 in the saturation region. By being done so.

ＭＯ３ＦＥＴＱ８及びＱ９のドレイン間電圧でゲートが
バイアスされるＭＯＳＦＥＴＱｌを介して各ＣＭＯＳイ
ンバータ回路に流れる電流は、Ｎチャンネル型ＭＯＳＦ
ＥＴ及びＰチャンネル型ＭＯＳＦＥＴのしきい値電圧成
分が除外された電流とされる。The current flowing to each CMOS inverter circuit via MOSFETQl whose gate is biased by the voltage between the drains of MO3FETQ8 and Q9 is an N-channel MOSFET.
The current excludes the threshold voltage components of the ET and P-channel MOSFET.

この関係を更にＭＯＳＦＥＴの飽和領域における近似式
に基づいて説明する。先ず、駆動ＭＯＳＦＥＴＱ８のゲ
ート・ソース間電圧Ｖ工は（１）式によって与えられる
。This relationship will be further explained based on an approximate expression in the saturation region of the MOSFET. First, the gate-source voltage V of the drive MOSFET Q8 is given by equation (1).

Ｖ１＝　２　Ｖｔｈｎ＋　２　（β、／β、）””　　
”Ｘ（Ｖｒａｆ−Ｖｔｈｎ）−（１） 但し、Ｖ　ｔｈｎ・・・Ｎチャンネル型ＭＯＳＦＥＴの
しきい値電圧 β１・・・・・・入力ＭＯＳＦＥＴＱ５に係る定数であ
り、ＭＯＳＦＥＴの導電型 によって決る定数β。とＭＯＳＦ ＥＴのサイズＷ（チャンネル幅）Ｌ （チャンネル長）によって決る定数 Ｗ／Ｌとの積 Ｑ３・・・・・・ＭＯＳＦＥＴＱ６及びＱ７の夫々に係
る定数であり、ＭＯＳＦＥ Ｔの導電型によって決る定数β。V1= 2 Vthn+ 2 (β, /β,)""
” and the constant W/L determined by the size W (channel width) L (channel length) of the MOSFET, Q3...This is a constant related to each of MOSFETs Q6 and Q7, and is determined by the conductivity type of MOSFET T. constant β.

とＭＯＳＦＥＴのサイズＷ（チャ ンネル幅）Ｌ（チャンネル長）によ って決る定数Ｗ／Ｌとの積 ここで（１）式において２（β１／β）ｌ／２　＝＝　
１とすると、ゲート・ソース間電圧ｖ１は、次の（２）
式に示されるように安定な基準電圧ＶｒｅｆとＶｔｈｎ
との和に等しくすることができる。このようにしてＭＯ
ＳＦＥＴＱ６．Ｑ７．Ｑ８におけるβ□及びＱ３を設定
することによって、上述の如く駆動ＭＯＳＦＥＴＱ８の
ゲート・ソース間電圧■、を、ＭＯＳＦＥＴＱ７の作用
によってそのしきい値電圧Ｖｔｈｎ分だけ安定な基準電
圧Ｖｒｅｆに加算することができる。and the constant W/L determined by the size W (channel width) and L (channel length) of the MOSFET.Here, in equation (1), 2(β1/β)l/2 ==
1, the gate-source voltage v1 is as follows (2)
Stable reference voltages Vref and Vthn as shown in the equation
It can be made equal to the sum of In this way M.O.
SFETQ6. Q7. By setting β□ and Q3 in Q8, the gate-source voltage ■ of drive MOSFET Q8 can be added to the stable reference voltage Vref by the threshold voltage Vthn due to the action of MOSFET Q7 as described above. .

Ｖ、＝Ｖｒｅｆ＋Ｖｔｈｎ−（２） 駆動ＭＯＳＦＥＴＱ８に上記（２）式で与えられるゲー
ト・ソース間電圧Ｖ□が供給されるとき、駆動ＭＯ３Ｆ
ＥＴＱ８に流れる電流ｉ、は（３）式で表され、ＭＯＳ
ＦＥＴＱ９に流れる電流１９は（４）式で表される。V, = Vref + Vthn - (2) When the gate-source voltage V□ given by the above equation (2) is supplied to the drive MOSFET Q8, the drive MOSFET Q8
The current i flowing through ETQ8 is expressed by equation (3), and the MOS
Current 19 flowing through FETQ9 is expressed by equation (4).

１ｓ＝（Ｌ／２）Ｘ（Ｖ、−Ｖｔｈｎ）”−（３）ｉ、
＝（βｓ／２）ｘ（ｖ２−ｖｔｈｐ）”・（４）但し、
Ｖｔｈｐ・・・Ｐチャンネル型ＭＯＳＦＥＴのしきい値
電圧 ｖ２・・・・・・ＭＯＳＦＥＴＱ９のゲート・ソース間
電圧 β４・・・・・・駆動ＭＯ５ＦＥＴＱ８に係る定数であ
り、ＭＯＳＦＥＴの導電型 によって決る定数β。とＭＯ５Ｆ ＥＴのサイズＷ（チャンネル幅）Ｌ （チャンネル長）によって決る定数 Ｗ／Ｌとの積 β５・・・・・・ＭＯＳＦＥＴＱ９に係る定数であり、
ＭＯＳＦＥＴの導電型によ って決る定数β。とＭＯＳＦＥＴ のサイズＷ（チャンネル幅）Ｌ（チ ャンネル長）によって決る定数Ｗ ／Ｌどの積 上記（３）式に（２）式を代入すると、（５）式に示さ
れるようにその電流成分からしきい値電圧ｙｔｈｎ成分
が除外される。1s=(L/2)X(V,-Vthn)"-(3)i,
=(βs/2)x(v2-vthp)”・(4) However,
Vthp... Threshold voltage of P-channel MOSFET v2... Gate-source voltage β4 of MOSFET Q9... Constant related to drive MO5FET Q8, constant β determined by the conductivity type of MOSFET . The product β5 of the constant W/L determined by the MOSFET size W (channel width) L (channel length) is a constant related to MOSFETQ9,
Constant β determined by the conductivity type of MOSFET. and the constant W /L determined by the size W (channel width) and L (channel length) of the MOSFET. Substituting equation (2) into equation (3) above, the current component can be calculated as shown in equation (5). The threshold voltage ythn component is excluded.

ｉ、＝（β４／２）Ｘ（Ｖｒｅｆ）２・・（５）ここで
、（５）式＝（４）式とすると、ＭＯＳＦＥＴＱ９のゲ
ート・ソース間電圧ｖ２、即ち、ＭＯＳＦＥＴＱＩのバ
イアス電圧は（６）式によって与えられる。i, = (β4/2)X(Vref)2 (5) Here, if equation (5) = equation (4), the gate-source voltage v2 of MOSFETQ9, that is, the bias voltage of MOSFETQI is ( 6) Given by Eq.

Ｖ２＝　Ｖｔｈｐ＋　Ｖｒｅｆ　Ｘ　（β４／β、）”
”−（６）したがって、ＭＯＳＦＥＴＱＩに流れる電流
１１は次に示される（８）式によって与えられる。V2= Vthp+ Vref X (β4/β,)”
”-(6) Therefore, the current 11 flowing through MOSFETQI is given by equation (8) shown below.

１１＝（βｓ　／　２　）　Ｘ　（Ｖ　２　　Ｖ　ｔｈ
ｐ）”＝（β６・β４／２β、　）　Ｘ　（Ｖ　ｒｅｆ
）”　・・・（８）但し、β６・・・・・・ＭＯＳＦＥ
ＴＱＩに係る定数であり、ＭＯＳＦＥＴの導電型によ って決る定数β。とＭＯＳＦＥＴ のサイズＷ（チャンネル幅）Ｌ（チ ャンネル長）によって決る定数Ｗ ／Ｌとの積 （８）式から明らかなように、遅延段１のＣＭＯＳイン
バータ回路に流れる電流１１は、定数（β６・β、／１
ｉ１）と安定な基準電圧Ｖｒｅｆとによって決る定電流
である。ここで、各ＣＭＯＳインバータ回路における次
段のゲート容量に対する充電時間Ｔは、（９）式によっ
て与えられる。11=(βs/2)X(V2Vth
p)”=(β6・β4/2β, ) X (V ref
)” ...(8) However, β6...MOSFE
A constant β that is related to TQI and is determined by the conductivity type of the MOSFET. and the constant W/L determined by the size W (channel width) and L (channel length) of the MOSFET. β, /1
i1) and a stable reference voltage Vref. Here, the charging time T for the gate capacitance of the next stage in each CMOS inverter circuit is given by equation (9).

Ｔ＝ＣＶ／ｉ□・・・（９） 但し、Ｃ・・・ＣＭＯＳインバータ回路の次段ゲート容
量 ■・・・ＣＭＯＳインバータ回路の論理しきい値電圧 （９）式においてＣ２■は一定であると共に、電流ｉ４
が（８）式で与えられるようにＭＯＳＦＥＴのしきい値
電圧成分が除外された定電流であるから、次段のゲート
容量に対する充電時間Ｔは一定となる。T=CV/i□...(9) However, C...Next stage gate capacitance of the CMOS inverter circuit■...Logic threshold voltage of the CMOS inverter circuit In equation (9), C2■ is constant Also, the current i4
Since T is a constant current excluding the threshold voltage component of the MOSFET as given by equation (8), the charging time T for the gate capacitance of the next stage is constant.

このように、遅延段１を構成するＣＭＯＳインバータ回
路に流れる電流は、上記バイアス回路２の作用によって
その電流成分からＭＯＳＦＥＴ固有のしきい値電圧成分
が除外された定電流とされるから、温度などの影響によ
ってＭＯＳＦＥＴのしきい値電圧が変動しても、それに
基因してＣＭＯＳインバータ回路の次段ゲート容量に対
する充電時間にばらつきを生ずることはなく、その結果
。In this way, the current flowing through the CMOS inverter circuit constituting the delay stage 1 is made into a constant current with the MOSFET-specific threshold voltage component removed from the current component by the action of the bias circuit 2. Even if the threshold voltage of the MOSFET fluctuates due to the influence of

遅延段１における遅延時間のばらつきを著しく低減する
ことが可能となる。なお、定数β６．β４゜β、は温度
依存性を有するが、それによる影響はしきい値電圧の変
動に比べて僅かであるから、ＣＭＯＳインバータ回路に
流れる電流からＭＯＳＦＥＴのしきい値電圧成分が除外
されていれば問題になることはない。It becomes possible to significantly reduce variations in delay time in delay stage 1. Note that the constant β6. Although β4゜β has temperature dependence, its influence is small compared to the fluctuation of the threshold voltage, so if the threshold voltage component of the MOSFET is excluded from the current flowing through the CMOS inverter circuit, It won't be a problem.

更に本実施例においては、ＣＭＯＳインバータ回路のＰ
チャンネル型ＭＯ３ＦＥＴＱＩをバイアスするものであ
り、Ｎチャンネル型ＭＯＳＦＥＴはそのサイズが小さく
てもＰチャンネル型ＭＯＳＦＥＴに比較して電流が流れ
易いという特性を生かした構成となっている。したがっ
て、ＣＭＯＳインバータ回路の出力がハイレベルからロ
ウレベルに立ち下がるまでの時間を容易に短くすること
ができるから、その分だけ上記定電流１１による次段ゲ
ート容量の充電時間を長くすることができる。その結果
、遅延段１における遅延時間のばらつきを一層低減させ
ることが可能になる。Furthermore, in this embodiment, P of the CMOS inverter circuit
It biases the channel type MO3FET QI, and has a configuration that takes advantage of the characteristic that the N-channel type MOSFET allows current to flow more easily than the P-channel type MOSFET even though its size is small. Therefore, since the time it takes for the output of the CMOS inverter circuit to fall from high level to low level can be easily shortened, the charging time of the next stage gate capacitance by the constant current 11 can be lengthened accordingly. As a result, it becomes possible to further reduce variations in delay time in delay stage 1.

以上説明した遅延回路によれば、その遅延回路から出力
されるクロック信号φｄｅｌは、基準クロック信号φｓ
ｔａに対して遅延時間にばらつきのない４メガヘルツの
クロック信号とされる。したがって、斯る４メガヘルツ
の２相りロック信号φｄａ１及びφｓｔａに基づき、こ
れを適宜のゲート回路を通すことによってオーバラップ
のない所望の２相りロック信号を簡単に得ることができ
る。According to the delay circuit described above, the clock signal φdel output from the delay circuit is the reference clock signal φs
The clock signal is a 4 MHz clock signal with no variation in delay time with respect to ta. Therefore, by passing the 4 MHz two-phase lock signals φda1 and φsta through an appropriate gate circuit, a desired two-phase lock signal without overlap can be easily obtained.

〔発明の効果〕〔Effect of the invention〕

以上説明したことから明らかな如く、本願において開示
された発明によれば、以下の効果を得るものである。As is clear from the above explanation, the invention disclosed in this application provides the following effects.

（１）遅延段のＭＯＳインバータ回路に流れる電流をＭ
ＯＳＦＥＴのしきい値電圧成分を実質的に含まない定電
流とするに足るバイアス電圧を形成するバイアス回路を
含むから、多段のＭＯＳインバータ回路から成る遅延段
における遅延時間のばらつきを減少させることができる
。(1) The current flowing through the MOS inverter circuit of the delay stage is M
Since it includes a bias circuit that forms a bias voltage sufficient to provide a constant current that does not substantially include the threshold voltage component of the OSFET, it is possible to reduce variations in delay time in a delay stage consisting of a multi-stage MOS inverter circuit. .

（２）特に、ＣＭＯＳインバータ回路のＰチャンネル型
ＭＯＳＦＥＴをバイアスするバイアス回路とすれば、Ｃ
ＭＯＳインバータ回路の出方がハイレベルからロウレベ
ルに立ち下がるまでの時間を容易に短くすることができ
る分だけ定電流による次段ゲート容量の充電時間を長く
することができ。(2) In particular, if the bias circuit biases the P-channel MOSFET of a CMOS inverter circuit, C
The time required for the output of the MOS inverter circuit to fall from a high level to a low level can be easily shortened, and the charging time of the next stage gate capacitor using a constant current can be lengthened.

遅延段における遅延時間のばらつきを一層低減させるこ
とが可能になる。It becomes possible to further reduce variations in delay time in the delay stage.

以上本発明者によって成された発明を実施例にＪルづい
て具体的に説明したが１本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能である。Although the invention made by the present inventor has been specifically explained above with reference to Examples, the present invention is not limited to the above-mentioned Examples, and various modifications can be made without departing from the gist thereof. .

例えば、上記実施例においては、入力ＭＯＳＦＥＴＱ５
のオン動作によりカレントミラー回路を介して２段のダ
イオード接続されたＭＯＳＦＥＴＱ６及びＱｌに電流を
供給する構成にしたが、基準電圧Ｖｒｅｆの電圧レベル
によっては、カレントミラー回路を用いずに直接入力Ｍ
ＯＳＦＥＴから供給される電流を受けるようにしてもよ
い。For example, in the above embodiment, input MOSFETQ5
The current mirror circuit is configured to supply current to the two stages of diode-connected MOSFETs Q6 and Ql by the on-operation of the current mirror circuit.
It may also be configured to receive current supplied from an OSFET.

また、遅延段はＣＭＯＳインバータ回路以外のＭＯＳイ
ンバータ回路によって構成することも可能であり、たと
えば電流供給用としてＰチャンネル型ＭＯＳＦＥＴを用
い、電流制御用としてＣＭＯＳインバータ回路を用いる
こともできるが、素子数の低減及び構成の簡素化という
点においては実施例のようにＣＭＯＳインバータ回路に
よって構成することが最も優れる。Furthermore, the delay stage can be configured by a MOS inverter circuit other than a CMOS inverter circuit; for example, a P-channel MOSFET can be used for current supply, and a CMOS inverter circuit can be used for current control, but the number of elements In terms of reduction of the noise and simplification of the structure, it is best to use a CMOS inverter circuit as in the embodiment.

〔利用分野〕[Application field]

以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野である２相りロック信号の
発生回路に適用されるような場合について説明したが、
これに限定されるものではなく、基準信号に基づいて遅
延信号を出力するような種々の回路に広く利用すること
ができる。In the above explanation, the invention made by the present inventor was mainly explained in the case where it was applied to a two-phase lock signal generation circuit, which is the technical field behind the invention.
The invention is not limited to this, and can be widely used in various circuits that output delayed signals based on reference signals.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に係る遅延回路の一実施例を示す回路図
である。 １・・・遅延段、２・・・バイアス回路、Ｑｌ・・・Ｐ
チャンネル型ＭＯＳＦＥＴ（ｆｆｉ流供給用ＭＯＳＦＥ
Ｔ）、Ｑ２・・・Ｎチャンネル型ＭＯＳＦＥＴ　（電流
制御用ＭＯＳＦＥＴ）　、Ｑ５・・・入力ＭＯＳＦＥＴ
、Ｑ６、Ｑｌ・・・ダイオード接続ＭＯＳＦＥＴ、Ｑ８
・・・駆動Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　、　Ｖｒｅｆ−基準
電圧、φ５ｔａ−基準クロック信号、φｄｅｌ・・・遅
延クロック信号。FIG. 1 is a circuit diagram showing an embodiment of a delay circuit according to the present invention. 1...Delay stage, 2...Bias circuit, Ql...P
Channel type MOSFET (FFI flow supply MOSFET
T), Q2...N-channel MOSFET (current control MOSFET), Q5...input MOSFET
, Q6, Ql...diode-connected MOSFET, Q8
... Drive MOS FET, Vref - reference voltage, φ5ta - reference clock signal, φdel... delayed clock signal.

Claims (1)

【特許請求の範囲】 １、ＭＯＳインバータ回路によって構成される遅延段を
備え、その遅延段を構成するＭＯＳインバータ回路の電
流供給用ＭＯＳＦＥＴがバイアス回路からのバイアス電
圧を受ける遅延回路であって、上記バイアス回路は、上
記ＭＯＳインバータ回路に流れる電流をＭＯＳＦＥＴの
しきい値電圧成分を実質的に含まない定電流とするに足
るバイアス電圧を形成するものであることを特徴とする
遅延回路。 ２、上記インバータ回路は、ＣＭＯＳインバータ回路で
あり、それを構成するＰチャンネル型ＭＯＳＦＥＴがバ
イアス回路からのバイアス電圧を受けるものであること
を特徴とする特許請求の範囲第１項記載の遅延回路。 ３、上記バイアス回路は、基準電圧をゲートに受ける入
力ＭＯＳＦＥＴと、その入力ＭＯＳＦＥＴの動作に基づ
いて供給される電流が流れるダイオード接続された２段
のＭＯＳＦＥＴと、その２段のＭＯＳＦＥＴによって形
成された電圧をゲートに受けて上記遅延段をバイアスす
る駆動ＭＯＳＦＥＴとを含むものであることを特徴とす
る特許請求の範囲第１項又は第２項記載の遅延回路。[Claims] 1. A delay circuit comprising a delay stage constituted by a MOS inverter circuit, in which a current supply MOSFET of the MOS inverter circuit constituting the delay stage receives a bias voltage from a bias circuit, A delay circuit characterized in that the bias circuit forms a bias voltage sufficient to make the current flowing through the MOS inverter circuit a constant current that does not substantially include a threshold voltage component of the MOSFET. 2. The delay circuit according to claim 1, wherein the inverter circuit is a CMOS inverter circuit, and a P-channel MOSFET constituting the inverter circuit receives a bias voltage from a bias circuit. 3. The bias circuit is formed by an input MOSFET that receives a reference voltage at its gate, a two-stage diode-connected MOSFET through which a current flows that is supplied based on the operation of the input MOSFET, and the two-stage MOSFET. 3. The delay circuit according to claim 1, further comprising a drive MOSFET which biases said delay stage by receiving a voltage at its gate.