JPS62121579A - 機能ブロック展開装置 - Google Patents
機能ブロック展開装置Info
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- JPS62121579A JPS62121579A JP60261201A JP26120185A JPS62121579A JP S62121579 A JPS62121579 A JP S62121579A JP 60261201 A JP60261201 A JP 60261201A JP 26120185 A JP26120185 A JP 26120185A JP S62121579 A JPS62121579 A JP S62121579A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路の設計支援方式に係り、特に、Ｃ−
ＭＯ８ＬＳＩ等の規模の大きな論理回路のうち、カウン
タ、シフトレジスタ等の基本機能ブロックの設計を少な
いパラメータ入力で半自動的に行なうことを可能とする
方式に関する。
ＭＯ８ＬＳＩ等の規模の大きな論理回路のうち、カウン
タ、シフトレジスタ等の基本機能ブロックの設計を少な
いパラメータ入力で半自動的に行なうことを可能とする
方式に関する。
Ｃ−ＭＯ５論理回路の設計は、現在、非常に時間を要す
る作業であり、機能ブロックのテンプレート知識フレー
ムの階層性を用いて一括的に最終階層まで機能ブロック
の展開を行なうと、処理時間が膨大となることがあり、
利用者が、その場合、待機しなければならず、設計のた
めの思考が中段されるという問題が発生する。
る作業であり、機能ブロックのテンプレート知識フレー
ムの階層性を用いて一括的に最終階層まで機能ブロック
の展開を行なうと、処理時間が膨大となることがあり、
利用者が、その場合、待機しなければならず、設計のた
めの思考が中段されるという問題が発生する。
一方、設計作業中、利用者は、着目する機能ブロックの
最終的な展開結果を常に必要とするおけではなく、途中
階層までの展開結果しか必要としない場合が多い。そこ
で、システムの応答性の向上を図るために、あらかじめ
、利用者の希望する展開階層レベルをシステム内に登録
しておき、それに応じて機能ブロックの展開を行なう方
式を考案した。
最終的な展開結果を常に必要とするおけではなく、途中
階層までの展開結果しか必要としない場合が多い。そこ
で、システムの応答性の向上を図るために、あらかじめ
、利用者の希望する展開階層レベルをシステム内に登録
しておき、それに応じて機能ブロックの展開を行なう方
式を考案した。
なお、この種の方式として関連するものには。
特開昭５９−１６８５４５号公報があるが、これには回
路展開の階層性についての考慮はなされておらず。
路展開の階層性についての考慮はなされておらず。
プロダクションルールによって、ゲートレベルの仮想論
理素子を実在のＴＴＬ論理素子に変換するものであり、
展開を始める機能レベルが低いものに限られていた。
理素子を実在のＴＴＬ論理素子に変換するものであり、
展開を始める機能レベルが低いものに限られていた。
また、同提案者等は、フレームとデモン（付加手続き）
を用いた機能ブロックの展開方式を講演論文、 １９８
２年、第１９回自動設計会議（１９ｔｈＤｅｓｉｇｎ
Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ）で
発表しているが、これは、論理設計をＤＤＬ記述で行な
い、構造はグラフィックエディタで行ない、本方式のよ
うに高度の機能レベルからの展開を行なうためには、利
用者の多くの介入が必要となると予想される。
を用いた機能ブロックの展開方式を講演論文、 １９８
２年、第１９回自動設計会議（１９ｔｈＤｅｓｉｇｎ
Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ）で
発表しているが、これは、論理設計をＤＤＬ記述で行な
い、構造はグラフィックエディタで行ない、本方式のよ
うに高度の機能レベルからの展開を行なうためには、利
用者の多くの介入が必要となると予想される。
本発明の目的は、Ｃ−ＭＯ３ＬＳＩ等の論理回路の中で
オウンタ、シフトレジスタ等の基本機能ブロックの設計
を、必要なパラメータを入力するだけで自動的に行なう
論理設計支援システムを実現するために、フレームを用
いて階層的に機能ブロックの展開を行なう機構を提供し
、利用者の要求した階層レベルまでの展開にとどめるこ
とによって高速応答性を発揮させることにある。
オウンタ、シフトレジスタ等の基本機能ブロックの設計
を、必要なパラメータを入力するだけで自動的に行なう
論理設計支援システムを実現するために、フレームを用
いて階層的に機能ブロックの展開を行なう機構を提供し
、利用者の要求した階層レベルまでの展開にとどめるこ
とによって高速応答性を発揮させることにある。
本発明では、フレームによって表現された論理回路の基
本機能ブロックの設計知識を用い、フレームの階層性を
利用して、基本機能ブロックの階層的展開処理を行なう
際に、システムが利用者に対して要求階層レベルを質問
して、それを記憶しておき、基本回路ブロックの展開処
理を行なう際に、こうして獲得した要求階層レベルを参
照し。
本機能ブロックの設計知識を用い、フレームの階層性を
利用して、基本機能ブロックの階層的展開処理を行なう
際に、システムが利用者に対して要求階層レベルを質問
して、それを記憶しておき、基本回路ブロックの展開処
理を行なう際に、こうして獲得した要求階層レベルを参
照し。
展開対象となる下位テンプレートフレームが、要求階層
レベルよりも下位レベルであるなら、それ以上の展開処
理を中小する。
レベルよりも下位レベルであるなら、それ以上の展開処
理を中小する。
ａｈの機能によって、展開処理が終了した時点では要求
した階層レベルまでの回路フレーム群が生成される。
した階層レベルまでの回路フレーム群が生成される。
以下１本発明の一実施例を図面に基づいて説明する。
第１図は１本発明を実施する装置の基本構成を示す。図
中１は本システムの持つ知識ベースであり、これは論理
回路の基本機能ブロックの設計知識をフレームによって
表現した基本回路ブロックテンプレートフレーム群２と
、同一の機能名称を持つ複数の機能ブロックから利用者
の要求によって、一つだけ選択するためのプロダクショ
ンルールの形で表現された素子選択用知識ベース３から
構成される。
中１は本システムの持つ知識ベースであり、これは論理
回路の基本機能ブロックの設計知識をフレームによって
表現した基本回路ブロックテンプレートフレーム群２と
、同一の機能名称を持つ複数の機能ブロックから利用者
の要求によって、一つだけ選択するためのプロダクショ
ンルールの形で表現された素子選択用知識ベース３から
構成される。
展開処理部４は、基本回路ブロックテンプレート内に記
述、あるいは、生成されるマクロ記述情報を下位レベル
のテンプレートフレームを呼び出すことによって展開す
るための処理を行なう。
述、あるいは、生成されるマクロ記述情報を下位レベル
のテンプレートフレームを呼び出すことによって展開す
るための処理を行なう。
フレーム操作部５は、展開処理部４と、各フレームのス
ロット、ファセット内の情報のやり取りを行なう際の実
際のアクセスを担当する。
ロット、ファセット内の情報のやり取りを行なう際の実
際のアクセスを担当する。
素子選択用作業記憶部６は、プロダクションシステムイ
ンタプリタ７が使用する記憶装置である。
ンタプリタ７が使用する記憶装置である。
インスタンスフレーム群ベース８は、展開処理によって
生成される個別の回路フレームを登録しておく記憶装置
である。希望展開階層レベル記憶部９は、利用者の希望
するテンプレートフレームの階層レベルを記憶しておく
ものである。
生成される個別の回路フレームを登録しておく記憶装置
である。希望展開階層レベル記憶部９は、利用者の希望
するテンプレートフレームの階層レベルを記憶しておく
ものである。
末端袋［１０は利用者と本システム間の情報のやり取り
を行なうためのものである。
を行なうためのものである。
重複フレーム名記憶部１１は、同一の機能名称を持つテ
ンプレートフレームが複数個存在する場合に、その機能
名称を登録しておくためのものである。
ンプレートフレームが複数個存在する場合に、その機能
名称を登録しておくためのものである。
制御部１２は、全体の各処理部の制御を行なう。
以降、第２図に示す処理の流れに従って説明を行なう。
まず、１０１で利用者が展開希望の機能ブロックとして
シフトレジスタを指定したとする。その後、制御部１２
は該当する″シフトレジスタ″と言う名称のテンプレー
トフレームを呼び出す、 （１０２）このテンプレー
トフレーム“シフトレジスタ″を、第３図に示す。これ
は、基本回路のブロックテンプレートフレーム群２の中
の一種であり、Ｃ−ＭＯＳのシフトレジスタの設計知識
をフレームで表現したものであり、このフレーム内で知
識は、スロット、ファセット、バリューによって整理さ
れ与えられている。（フレームについてはＰ、Ｈ。
シフトレジスタを指定したとする。その後、制御部１２
は該当する″シフトレジスタ″と言う名称のテンプレー
トフレームを呼び出す、 （１０２）このテンプレー
トフレーム“シフトレジスタ″を、第３図に示す。これ
は、基本回路のブロックテンプレートフレーム群２の中
の一種であり、Ｃ−ＭＯＳのシフトレジスタの設計知識
をフレームで表現したものであり、このフレーム内で知
識は、スロット、ファセット、バリューによって整理さ
れ与えられている。（フレームについてはＰ、Ｈ。
Ｗｉｎｓｔｏｎ 著のＬＩＳＰを参照されたい）この
例では、スロットとしてこのテンプレートフレームの階
層レベルスロット（ａ）、シフトレジスタのｂｉｔ長ス
ロスロット）、（ｃ）と接続生成スロット（ｄ）が用意
されている。ただし、仕様入力がされていない初期段階
では、ｂｉｔ長スロスロットリュースロットは存在して
いない。
例では、スロットとしてこのテンプレートフレームの階
層レベルスロット（ａ）、シフトレジスタのｂｉｔ長ス
ロスロット）、（ｃ）と接続生成スロット（ｄ）が用意
されている。ただし、仕様入力がされていない初期段階
では、ｂｉｔ長スロスロットリュースロットは存在して
いない。
しかし、もし、利用者からｂｉｔ長が入力された場合に
は、（ｂ）ｂｉｔ長スロスロットｆａｄｄｅｄフアセツ
トに格納された付加手続きが起動するようになっている
。この付加手続きは、利用者の入力によって第３図中ｂ
ｉｔ長スロットのバリューファセットに格納されたシフ
トレジスタのｂｉｔ長データを取り出し、同テンプレー
トフレームの（ｄ）の接続生成スロットのバリューファ
セットに格納された接続生成手続きを起動する。（１０
６） 一方、 （Ｃ）のｂｉｔ長−スロットＣの１ｆ−ｎｅｅ
ｄｅｄ ファセットには、利用者、あるいは、展開処
理部４からシフトレジスタのｂｉｔ長に関しての嬉の要
求があり、かつ、ｂｉｔ長スロスロットリューファセッ
トにｂｉｔ長データが存在していない場合に起動される
付加手続きが格納されている。この例では、利用者に“
シフトレジスタのｂ ］ｔ、長を指定して下さい。パと
出力しく１０４）、利用者が入力した値をｂｉｊ長スロ
スロットリューファセットに格納する。（１０５）第３
図の（ｄ）の接続生成スロットのバリューファセットに
は、シフトレジスタの構成方法の手続きが格納されてい
る。この場合、シフトレジスタの必須仕様情報であるｂ
ｉｔ長データを用いて第４図に示す基本展開マクロ記述
を生成し、そのマクロ記述を同フレームに接続情報スロ
ットを定義し、そこに格納するる。（１０７）にの場合
に生成されたマクロ記述を第４図に示す。
は、（ｂ）ｂｉｔ長スロスロットｆａｄｄｅｄフアセツ
トに格納された付加手続きが起動するようになっている
。この付加手続きは、利用者の入力によって第３図中ｂ
ｉｔ長スロットのバリューファセットに格納されたシフ
トレジスタのｂｉｔ長データを取り出し、同テンプレー
トフレームの（ｄ）の接続生成スロットのバリューファ
セットに格納された接続生成手続きを起動する。（１０
６） 一方、 （Ｃ）のｂｉｔ長−スロットＣの１ｆ−ｎｅｅ
ｄｅｄ ファセットには、利用者、あるいは、展開処
理部４からシフトレジスタのｂｉｔ長に関しての嬉の要
求があり、かつ、ｂｉｔ長スロスロットリューファセッ
トにｂｉｔ長データが存在していない場合に起動される
付加手続きが格納されている。この例では、利用者に“
シフトレジスタのｂ ］ｔ、長を指定して下さい。パと
出力しく１０４）、利用者が入力した値をｂｉｊ長スロ
スロットリューファセットに格納する。（１０５）第３
図の（ｄ）の接続生成スロットのバリューファセットに
は、シフトレジスタの構成方法の手続きが格納されてい
る。この場合、シフトレジスタの必須仕様情報であるｂ
ｉｔ長データを用いて第４図に示す基本展開マクロ記述
を生成し、そのマクロ記述を同フレームに接続情報スロ
ットを定義し、そこに格納するる。（１０７）にの場合
に生成されたマクロ記述を第４図に示す。
次に、このマクロ記述中に、多者択一の機能名称がある
場合と、利用者の、より細かな要求に応じるために重複
フレーム名記憶部１１を参照し。
場合と、利用者の、より細かな要求に応じるために重複
フレーム名記憶部１１を参照し。
このマクロ記述上に、重複フレーム名として登録されて
いる機能名称が存在するかどうかを調べる。
いる機能名称が存在するかどうかを調べる。
この場合１重複フレーム記憶部は、第７図に示すように
、ＤＦＦであるが、これは第４図に示すマクロ記述には
含まれていないので、（１１５）の処理に進む。ここで
は、上記の機能マクロ記述リスト群の先頭のリスト［Ｄ
ＦＦ ＭＳ、Ｄ、１゜Ｑ、２．ＱＢ、］ ［、ＭＣＬ
Ｋ、３］が取り出される。（１１５，１１６） 次に、上記リストの先頭に記載された回路機能名称と同
一名のテンプレートフレームを探索する。
、ＤＦＦであるが、これは第４図に示すマクロ記述には
含まれていないので、（１１５）の処理に進む。ここで
は、上記の機能マクロ記述リスト群の先頭のリスト［Ｄ
ＦＦ ＭＳ、Ｄ、１゜Ｑ、２．ＱＢ、］ ［、ＭＣＬ
Ｋ、３］が取り出される。（１１５，１１６） 次に、上記リストの先頭に記載された回路機能名称と同
一名のテンプレートフレームを探索する。
（１１７）この場合には、テンプレートフレームＤＦＦ
ＭＳが存在し、第５図に示すものとする。
ＭＳが存在し、第５図に示すものとする。
次に探索された第５図上記テンプルートフレーム“ＤＦ
Ｆ ＭＳ”の階層レベルスロットが参照され、値１が
読み込まれ、次に、その値が希望展開階層レベル記憶部
９に格納されている値との比較を行なう。（１２２） この場合、上記希望展開階層レベル記憶部は、２であっ
たとする。従って、現在展開中の階層レベルは、まだ利
用者の希望より高いことが判明し。
Ｆ ＭＳ”の階層レベルスロットが参照され、値１が
読み込まれ、次に、その値が希望展開階層レベル記憶部
９に格納されている値との比較を行なう。（１２２） この場合、上記希望展開階層レベル記憶部は、２であっ
たとする。従って、現在展開中の階層レベルは、まだ利
用者の希望より高いことが判明し。
展開処理部４によって、上記マクロ記述リスト［ＤＦＦ
ＭＳ、 Ｄ、 １． Ｑ、 ２． Ｑ
Ｂ、 コ ［。
ＭＳ、 Ｄ、 １． Ｑ、 ２． Ｑ
Ｂ、 コ ［。
ＭＣＬＫ、３］の展開を行なう。そのために、上記リス
トの先頭部以降の節点情報［Ｄ、１．Ｑ。
トの先頭部以降の節点情報［Ｄ、１．Ｑ。
２、ＱＢ、ＱＢ、］ ［、ＭＣＬＫ、３］ を伝達させ
、同一名テンプレートフレーム内の接続生成スロット内
に格納されている構成方法あるいは機能を実現するため
のマクロ記述中の節点変数にパターンマツチングにより
該当する具体値を代入する。
、同一名テンプレートフレーム内の接続生成スロット内
に格納されている構成方法あるいは機能を実現するため
のマクロ記述中の節点変数にパターンマツチングにより
該当する具体値を代入する。
この場合、第５図に示すテンプレートフレームＤＦＦ
ＭＳ中の変数 −１，４，３に各々１．２．３が代入
される。
ＭＳ中の変数 −１，４，３に各々１．２．３が代入
される。
このテンプレートフレームには、接続情報スロットの他
の外部接続端子スロットが用意されていてり、Ｑ、ＭＣ
ＬＫ等の外部接続端子と−１，３゜４等の節点変数のリ
スト群から成っている。
の外部接続端子スロットが用意されていてり、Ｑ、ＭＣ
ＬＫ等の外部接続端子と−１，３゜４等の節点変数のリ
スト群から成っている。
このようにして具体化された第６図のテンプレートフレ
ームＤＦＦ ＭＳは、個別（インスタンス）フレーム
として第７図に示すように通し番号を付け、新しいフレ
ームとしてインスタンスフレームベース８に登録される
。（１２４）次に、さらに下の階層の展開を行なうため
に、展開処理部４は、上記の具体化されたインスタンス
フレームＤＦＦ ＭＳ １（第６図）内の接続情報
スロットに格納されているマクロ記述の展開を開始する
。（１０６，１０７） この場合は、二つのＤＦＦとインバータのマクロ記述を
順に展開するが、機能名称ＤＦＦは第７図の重複フレー
ム名テーブルに登録されていることからＯＦＦには複数
のテンプレートフレームが存在することが判明する。（
１０８） そこで、展開処理部４は、素子選択知識ベース３に最適
なりＦＦテンプレートの選択を依頼するために族フレー
ムを辿りテンプレートフレーム″シフトレジスタ”のオ
プション仕様スロットを参照する。（１０９） この場合、第３図のテンプレートフレームパシフトレジ
スタ″のオプション仕様スロットのバリューファセット
には何も格納されていないため（１１０）、上記オプシ
ョン仕様スロットの１ｆｎｅｅｄｅｄフアセツト（ｅ）
内に格納された付加手続きが起動されパオプション、例
えば高速、低消費電力、素子減少、リセット付き等を入
力して下さい″と利用者に端末上に出力し、（１１１）
利用者に値の入力を促す。ここで利用者が［リセット付
き］と入力したとすると、（１１２）上記展開処理部は
、このオプション仕様［リセット付き］と現在展開中の
テンプレートフレーム名ＤＦＦＭＳ、選択対象機能名称
のＤＦＦを素子選択用作業記憶部６に転送する。その後
、プロダクションシステムインタプリタフにより第８図
に示すようなプロダクションルールで表現された素子選
択知識群とのパターンマツチングを行ない適合するルー
ルのｔ ｈ ａ ｎ部を実行する。（１１３）この場合
では、（ｂ）のルール２が適合し、上記テンプレートフ
レームＤＦＦ ＭＳのマクロ記述中の機能名称ＤＦＦ
は、全てＤＦＦ ＴＹＰＥ２に書き換えられる（１１
４）、ここでテンプレートフレームＤＦＦ ＴＹＰＥ
２は第９図（ｂ）に示すような複数のＤＦＦのテンプレ
ートフレームの中の一つであり、リセット機能を持つも
のである。
ームＤＦＦ ＭＳは、個別（インスタンス）フレーム
として第７図に示すように通し番号を付け、新しいフレ
ームとしてインスタンスフレームベース８に登録される
。（１２４）次に、さらに下の階層の展開を行なうため
に、展開処理部４は、上記の具体化されたインスタンス
フレームＤＦＦ ＭＳ １（第６図）内の接続情報
スロットに格納されているマクロ記述の展開を開始する
。（１０６，１０７） この場合は、二つのＤＦＦとインバータのマクロ記述を
順に展開するが、機能名称ＤＦＦは第７図の重複フレー
ム名テーブルに登録されていることからＯＦＦには複数
のテンプレートフレームが存在することが判明する。（
１０８） そこで、展開処理部４は、素子選択知識ベース３に最適
なりＦＦテンプレートの選択を依頼するために族フレー
ムを辿りテンプレートフレーム″シフトレジスタ”のオ
プション仕様スロットを参照する。（１０９） この場合、第３図のテンプレートフレームパシフトレジ
スタ″のオプション仕様スロットのバリューファセット
には何も格納されていないため（１１０）、上記オプシ
ョン仕様スロットの１ｆｎｅｅｄｅｄフアセツト（ｅ）
内に格納された付加手続きが起動されパオプション、例
えば高速、低消費電力、素子減少、リセット付き等を入
力して下さい″と利用者に端末上に出力し、（１１１）
利用者に値の入力を促す。ここで利用者が［リセット付
き］と入力したとすると、（１１２）上記展開処理部は
、このオプション仕様［リセット付き］と現在展開中の
テンプレートフレーム名ＤＦＦＭＳ、選択対象機能名称
のＤＦＦを素子選択用作業記憶部６に転送する。その後
、プロダクションシステムインタプリタフにより第８図
に示すようなプロダクションルールで表現された素子選
択知識群とのパターンマツチングを行ない適合するルー
ルのｔ ｈ ａ ｎ部を実行する。（１１３）この場合
では、（ｂ）のルール２が適合し、上記テンプレートフ
レームＤＦＦ ＭＳのマクロ記述中の機能名称ＤＦＦ
は、全てＤＦＦ ＴＹＰＥ２に書き換えられる（１１
４）、ここでテンプレートフレームＤＦＦ ＴＹＰＥ
２は第９図（ｂ）に示すような複数のＤＦＦのテンプレ
ートフレームの中の一つであり、リセット機能を持つも
のである。
次に、展開処理部４は、上記フレーム” Ｄ Ｆ ＦＭ
ＳＩ”中の接続情報スロット内に格納されたマクロ記述
リスト群の最初のリスト［ＤＦＦ−ＴＹＰＥ ２．Ｄ
、１．Ｑ、１００．ＱＢ、］ ［。
ＳＩ”中の接続情報スロット内に格納されたマクロ記述
リスト群の最初のリスト［ＤＦＦ−ＴＹＰＥ ２．Ｄ
、１．Ｑ、１００．ＱＢ、］ ［。
ＣＬＫＩ、３］を取り出す。（１１６）次に、同フレー
ムの階層レベルスロットの値が調べられるが（１２２）
、希望階層レベル記憶部９に格納された利用者の希望展
開階層レベルが第７図に示すように２であり、上記で個
別化したテンプレートフレーム“ＤＦＦ ＴＹＰＥ
２”がｌｖ層レベル２スロットのバリューファセット
に値２を持ち、まだ展開が必要であると判断され、処理
（１２３）に進む。
ムの階層レベルスロットの値が調べられるが（１２２）
、希望階層レベル記憶部９に格納された利用者の希望展
開階層レベルが第７図に示すように２であり、上記で個
別化したテンプレートフレーム“ＤＦＦ ＴＹＰＥ
２”がｌｖ層レベル２スロットのバリューファセット
に値２を持ち、まだ展開が必要であると判断され、処理
（１２３）に進む。
ここでは、同様にして第９図（ｂ）のテンプレ−トフレ
ーム“ＤＦＦ ＴＹＰＥ２”を呼び出し、上記マクロ
記述中の上のリストの節点情報［Ｄ。
ーム“ＤＦＦ ＴＹＰＥ２”を呼び出し、上記マクロ
記述中の上のリストの節点情報［Ｄ。
１、 Ｑ、 １００． ＱＢ、 ］ ［、ＣＬＫＩ、
３］と上記で選択だれたテンプレートフレーム“ＤＦＦ
Ｔ Ｙ Ｐ Ｅ ２ ”の外部接続端子、節点変数との
マツチングを行ない節点変数の値を代入 する。（１２３） 、−−、Ｆれによって・ＤＦＦ ＭＳの具体化と同様
に・具体化されたテンプレートフレームＤ Ｆ Ｆ
ＴＹＰＥ２は、個別フレームとして第１０図（ａ）に示
すように通し番号を付は新しいフレームとしてインスタ
ンスフレームベース８に登録される。（１２４）その後
、展開処理部は、第１０図（ａ）のマクロ記述をさらに
展開しようとして、処理（１２５）に進み、処理（１０
８）に再帰するが、第１０図（ａ）のマクロ記述に対応
するテンプレートフレームの階層レベルは全て３であり
、結局展開は行なわれない。
３］と上記で選択だれたテンプレートフレーム“ＤＦＦ
Ｔ Ｙ Ｐ Ｅ ２ ”の外部接続端子、節点変数との
マツチングを行ない節点変数の値を代入 する。（１２３） 、−−、Ｆれによって・ＤＦＦ ＭＳの具体化と同様
に・具体化されたテンプレートフレームＤ Ｆ Ｆ
ＴＹＰＥ２は、個別フレームとして第１０図（ａ）に示
すように通し番号を付は新しいフレームとしてインスタ
ンスフレームベース８に登録される。（１２４）その後
、展開処理部は、第１０図（ａ）のマクロ記述をさらに
展開しようとして、処理（１２５）に進み、処理（１０
８）に再帰するが、第１０図（ａ）のマクロ記述に対応
するテンプレートフレームの階層レベルは全て３であり
、結局展開は行なわれない。
そして、展開処理部４は次の展開対象である第６図の二
番目のマクロ記述リストｒｏＦＦ、Ｄ。
番目のマクロ記述リストｒｏＦＦ、Ｄ。
Ｚｏｏ、 Ｑ、 ２． ＱＢ、 コ ［、ＣＬ
ＫＩ、 １０１ コの展開を行ない、上記と同様に
して第１０図（ｂ）に示すＤＦＦ ＴＹＰＥ ２の
個別フレームＤＦＦ−ＴＹＰＥ ２ ２を生成し、イ
ンスタンスフレームベース８に登録する。この場合もこ
れ以上のマクロ記述の展開は行なわない。
ＫＩ、 １０１ コの展開を行ない、上記と同様に
して第１０図（ｂ）に示すＤＦＦ ＴＹＰＥ ２の
個別フレームＤＦＦ−ＴＹＰＥ ２ ２を生成し、イ
ンスタンスフレームベース８に登録する。この場合もこ
れ以上のマクロ記述の展開は行なわない。
三番目のマクロ記述リスト［Ｉ ＮＶ、 ３ 、１０１
１の展開は、第９図（ｃ）に示すように、既にテンプレ
ートフレームＩＮＶの階層レベルスロットの値が３であ
るのでこれ以上の展開を行なわない。
１の展開は、第９図（ｃ）に示すように、既にテンプレ
ートフレームＩＮＶの階層レベルスロットの値が３であ
るのでこれ以上の展開を行なわない。
もし、利用者の希望展開階層レベルが３，４等のより下
位の記述レベルに及ぶ場合には、同様の展開処理を希望
階層レベルのテンプレートフレームまで続行する。
位の記述レベルに及ぶ場合には、同様の展開処理を希望
階層レベルのテンプレートフレームまで続行する。
この段階で第９図に示したシフトレジスタのマクロ記述
の内、最初の［ＤＦＦ ＭＳ、Ｄ、１゜Ｑ、２．ＱＢ
、］ ［、ＭＣＬＫ、３コの展開が終了し、次に［Ｃ０
ＮＮＥＣＴＥＤ、２，４］の展開に移るが、これは、該
当するテンプレートフレームが存在しないので展開され
ず（１１６，１１７゜１１８）、次に三番目の［Ｃ０Ｎ
ＮＥＣＴＥＤ。
の内、最初の［ＤＦＦ ＭＳ、Ｄ、１゜Ｑ、２．ＱＢ
、］ ［、ＭＣＬＫ、３コの展開が終了し、次に［Ｃ０
ＮＮＥＣＴＥＤ、２，４］の展開に移るが、これは、該
当するテンプレートフレームが存在しないので展開され
ず（１１６，１１７゜１１８）、次に三番目の［Ｃ０Ｎ
ＮＥＣＴＥＤ。
３．６］の展開に移るが、これも同様に展開されない。
（１１９，１１６，１１７，１１８）。
次に四番目の［ＤＦＦ ＭＳ、Ｄ、４’、Ｑ、５゜Ｑ
Ｂ、コ［、ＭＣＬＫ、６コの展開は、一番目のリストの
展開と同様に上記で説明した処理によって行なわれる。
Ｂ、コ［、ＭＣＬＫ、６コの展開は、一番目のリストの
展開と同様に上記で説明した処理によって行なわれる。
そして、このような処理が第４図に示したシフトレジス
タの全てのマクロ記述リストに対して継続され展開処理
は終了する（１２０）、。
タの全てのマクロ記述リストに対して継続され展開処理
は終了する（１２０）、。
この一連の展開処理により生成される個別化フレームは
本構造で表現すると第１１図のようになる。
本構造で表現すると第１１図のようになる。
本実施例によって、展開生成されたシフトレジスタの接
続情報は、インスタンスフレームベース８に個別化フレ
ームのネットワークとして蓄積されており、そのうちの
接続情報だけを抽出したい場合は、全個別化フレームの
接続情報スロットのバリューファセット内に格納された
接続情報を収集し、希望展開階層レベル以上のレベルに
属するテンプレートフレームの名称と同一の機能名称を
持つマクロ記述リストを削除し、端末１０上に出力する
。
続情報は、インスタンスフレームベース８に個別化フレ
ームのネットワークとして蓄積されており、そのうちの
接続情報だけを抽出したい場合は、全個別化フレームの
接続情報スロットのバリューファセット内に格納された
接続情報を収集し、希望展開階層レベル以上のレベルに
属するテンプレートフレームの名称と同一の機能名称を
持つマクロ記述リストを削除し、端末１０上に出力する
。
本発明によれば、従来入手に頼っていた論理回路の設計
作業のうち、カウンタ、シフトレジスタ等の基本回路機
能ブロックの設計が飛躍的に省力化され、また、設計知
識が計算機内に格納されているため、その伝承が容易に
なり、細かな専用知識を持たない非ベテラン設計者でも
能率の高い設計作業を行なうことが可能となる。特に、
必要な階層までの展開にとどめることにより、システム
の即答性が増し、設計のための思考が中断されにくくな
るという効果がある。また、半導体技術の進歩よって、
素子技術に変更が生じても、フレームにより、設計知識
を階層的に表現しているため、最下層のデバイスレベル
のテンプレートフレームだけを変更するだけで対処でき
るという゛効果もある。
作業のうち、カウンタ、シフトレジスタ等の基本回路機
能ブロックの設計が飛躍的に省力化され、また、設計知
識が計算機内に格納されているため、その伝承が容易に
なり、細かな専用知識を持たない非ベテラン設計者でも
能率の高い設計作業を行なうことが可能となる。特に、
必要な階層までの展開にとどめることにより、システム
の即答性が増し、設計のための思考が中断されにくくな
るという効果がある。また、半導体技術の進歩よって、
素子技術に変更が生じても、フレームにより、設計知識
を階層的に表現しているため、最下層のデバイスレベル
のテンプレートフレームだけを変更するだけで対処でき
るという゛効果もある。
第１図は本発明の一実施例の基本構成図、第２図は処理
フローチャート、第３図はフレームの階層レベルスロッ
トの例を示す図、第４図はマクロ命令の例を示す図、第
５図はテンプレートフレームの例を示す図、第６図、第
７図はインスタンスフレームの例を示す図、第８図はル
ールの例を示す図、第９図（ａ）、（ｂ）、（ｃ）はテ
ンプレートフレームの例を示す図、第１０図（ａ）。 （ｂ）はテンプレートフレームの階層構成の例を示す図
、第１１図は本構造表現の例を示す図である。 代理人 弁理士 小川勝男 −一一′ 茅 ７１！１ 第４凹 第５凹 第７（２Ｉ 第 １３図 ・マクＯ本乙上ピ ′＄１１ 目
フローチャート、第３図はフレームの階層レベルスロッ
トの例を示す図、第４図はマクロ命令の例を示す図、第
５図はテンプレートフレームの例を示す図、第６図、第
７図はインスタンスフレームの例を示す図、第８図はル
ールの例を示す図、第９図（ａ）、（ｂ）、（ｃ）はテ
ンプレートフレームの例を示す図、第１０図（ａ）。 （ｂ）はテンプレートフレームの階層構成の例を示す図
、第１１図は本構造表現の例を示す図である。 代理人 弁理士 小川勝男 −一一′ 茅 ７１！１ 第４凹 第５凹 第７（２Ｉ 第 １３図 ・マクＯ本乙上ピ ′＄１１ 目
Claims (1)
- 【特許請求の範囲】 １、論理回路の機能ブロックの内部接続情報の一般的な
生成手順をマクロに記述した情報が格納された接続生成
スロットと、マクロ記述をより下位レベルの接続情報に
展開するために必要となる仕様情報を格納する仕様スロ
ットと、この展開処理を行なう展開処理部と、前記展開
によつて生成された前記下位レベルの前記接続情報を格
納する接続情報スロットから構成されるフレームを前記
機能ブロックの設計のためのテンプレート知識フレーム
として用いて、利用者への質問によつて収集された前記
機能ブロックの具体化のために必要な前記仕様情報を前
記仕様スロットに格納し、それを参照して前記接続生成
スロット内に格納された前記マクロ記述を前記下位レベ
ルの記述に変換することによつて、より具体的な前記接
続情報を生成し、前記接続情報スロットに格納すること
によつて前記機能ブロックの展開を行なうことを特徴と
する機能ブロック展開方式。 ２、上記特許請求の範囲第１項において、前記接続情報
スロット内に格納する前記下位レベルの記述内に他の前
記テンプレート知識フレームを参照するためのポインタ
を含めることによつて、前記機能ブロックの展開処理の
階層化を行なう機能ブロック展開方式。 ３、特許請求の範囲第２項において、展開処理に用いる
前記テンプレート知識フレームの使用可能な階層レベル
をあらかじめ指定、あるいはシステムからの質問によつ
て記憶しておくことによつて、前記階層展開処理によつ
て得られる設計解記述レベルを適宜に指定可能としたこ
とを特徴とする機能ブロック展開方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261201A JPS62121579A (ja) | 1985-11-22 | 1985-11-22 | 機能ブロック展開装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261201A JPS62121579A (ja) | 1985-11-22 | 1985-11-22 | 機能ブロック展開装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62121579A true JPS62121579A (ja) | 1987-06-02 |
| JPH054716B2 JPH054716B2 (ja) | 1993-01-20 |
Family
ID=17358544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261201A Granted JPS62121579A (ja) | 1985-11-22 | 1985-11-22 | 機能ブロック展開装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62121579A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237174A (ja) * | 1987-03-25 | 1988-10-03 | Nec Corp | 電子回路素子分解方式 |
| JPS6486276A (en) * | 1987-09-29 | 1989-03-30 | Hitachi Ltd | Automatic circuit designing system |
| JPH0315984A (ja) * | 1987-09-25 | 1991-01-24 | Matsushita Electric Ind Co Ltd | 機能記述変換方法と論理設計システム |
-
1985
- 1985-11-22 JP JP60261201A patent/JPS62121579A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237174A (ja) * | 1987-03-25 | 1988-10-03 | Nec Corp | 電子回路素子分解方式 |
| JPH0315984A (ja) * | 1987-09-25 | 1991-01-24 | Matsushita Electric Ind Co Ltd | 機能記述変換方法と論理設計システム |
| JPS6486276A (en) * | 1987-09-29 | 1989-03-30 | Hitachi Ltd | Automatic circuit designing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH054716B2 (ja) | 1993-01-20 |
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