JPS621192A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To facilitate the decision of reading and to miniaturize a chip size by setting the potential of a word line during a read action to a low voltage corresponding to a comparatively highly-set threshold voltage of a memory element with the aid of the write action. CONSTITUTION:A voltage clamp circuit is constructed with switch MOSFETs Q18 and Q19 whose one ends are connected to word lines W1 and W2 and Zener Diodes ZD1 and ZD2 whose ends are connected to the word lines W1 and W2. A read signal we is made at a high level, the MOSFETs Q18 and Q19 are made in an on state, and the Zener diodes ZD1 and Zd2 are connected to the word lines W1 and W2. Accordingly, when an address decoder XDCR transmits a signal to one word line at a selection level of about 5V, the Zener diode ZD causes a transistor to be clamped at a low voltage such as about 3.5V, that is, a threshold voltage. The FAMOS transistor having a high threshold voltage in such a way can flow only a fine current, thereby facilitating decision.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＥＰＲＯＭ　（エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）装置に利用して有効な技術に関
するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a semiconductor memory device, for example,
The present invention relates to technology effective for use in EPROM (Electrically Programmable Read Only Memory) devices.

〔背景技術〕[Background technology]

ＦＡＭＯ５（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９９３号公報参照）。A semiconductor element such as FAMO5 (Floating Avalanche Injection MO3FET) is used as a memory element (
EPROM devices (memory cells) are known (for example, see Japanese Patent Laid-Open No. 152993/1983).

ところで、半導体技術の進展によって素子の微細化が図
られている。この微細加工技術によって約１Ｍビットも
の大記憶容量を持つようなＥＰＲＯＭ装置が検討されて
いる。しかしながら、上記素子の微細化に伴い、そのフ
ローティングゲートへの電荷注入によってＦＡＭＯ５ｌ
−ランジスタの高くされるしきい値電圧は、約３〜３．
５ｖ程度にしかされなくなる。一方、上記フローティン
グゲートへの電荷注入がされないＦＡＭＯ３Ｉ−ランジ
スタのしきい値電圧は、約１〜１．５ｖのような低い電
圧にされる。これによって、書き込み効率、言い換える
ならば、上記高いしいき値電圧と低いしきい値電圧の差
Δｖｔｈは、約２ｖのような小さな電圧になってしまう
。これによって、その読み出し動作においてコントロー
ルゲートが結合されるワード線が約５■のような選択レ
ベルにされると、上記高いしきい値電圧にされたＦＡＭ
ＯＳトランジスタもオン状態にされるでしまうので、そ
の論理“０”、論理“１′の判定が困難になるものであ
る。特に、電源電圧Ｖｃｃは、通常５■±５％又は１１
０％のように変動許容幅を持つので、高い電圧にされた
時、上記判定が難しいものになってしまう。Incidentally, advances in semiconductor technology have led to miniaturization of elements. Using this microfabrication technology, an EPROM device with a large storage capacity of about 1 Mbit is being considered. However, with the miniaturization of the above-mentioned elements, charge injection into the floating gate of the FAMO5l
- The raised threshold voltage of the transistor is approximately 3-3.
It will only be around 5v. On the other hand, the threshold voltage of the FAMO3I-transistor in which charge is not injected into the floating gate is set to a low voltage of about 1 to 1.5V. As a result, the writing efficiency, in other words, the difference Δvth between the high threshold voltage and the low threshold voltage becomes a small voltage such as about 2V. As a result, when the word line to which the control gate is coupled in the read operation is set to a selection level of approximately 5cm, the FAM set to the above-mentioned high threshold voltage
Since the OS transistor is also turned on, it becomes difficult to determine whether it is logic "0" or logic "1'. In particular, the power supply voltage Vcc is normally 5±5% or 11%.
Since it has a permissible fluctuation range such as 0%, the above judgment becomes difficult when a high voltage is applied.

〔発明の目的〕 この発明の目的は、電源電圧マージンの拡大を図った半
導体記憶装置を提供することにある。[Object of the Invention] An object of the present invention is to provide a semiconductor memory device with an expanded power supply voltage margin.

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、Ｘアドレスデコーダ又はワード線に電圧クラ
ンプ回路を設けて、読み出し動作の時にワード線の電位
をその書き込み動作によって高（された記憶素子のしき
い値電圧近傍に制限するものである。That is, a voltage clamp circuit is provided in the X address decoder or the word line to limit the potential of the word line during a read operation to near the threshold voltage of the storage element that has been raised (raised) by the write operation.

〔実施例１〕 第１図には、この発明が適用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の。[Embodiment 1] FIG. 1 shows a circuit diagram of an embodiment of an EPROM device to which the present invention is applied. Same figure.

各回路素子は、公知の微細加工技術によって、特に制限
されないが、１個の単結晶シリコンのような半導体基板
上において形成される。Each circuit element is formed on a single semiconductor substrate, such as, but not limited to, single crystal silicon, using known microfabrication techniques.

この実施例のＥＰＲＯＭ装置は、特に制限されないが、
８つのデータ人出力端子を持つようにされ、８ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。ＥＰＲＯＭ装置は、＋５ボルトのような電源電圧と
、十数ボルトのような高いレベルの書き込み電圧Ｖｌ）
Ｉ）とによって動作される。ＥＰＲＯＭ装置は、通常の
読み出し動作において＋５ｖのような電源電圧Ｖｃｃに
よって動作される。ＥＰＲＯＭ装置は、アドレス入力端
子を介して供給される外部アドレス信号、及び制御端子
ＣＥ、ＯＥ、ＰＧＭを介して供給されるチップイネーブ
ルｆＳ号、出力イネーブル信号、プログラム信号によっ
てその動作が制御される。Although the EPROM device of this embodiment is not particularly limited,
It has eight data output terminals, allowing writing and reading of 8-bit data. EPROM devices require a power supply voltage such as +5 volts and a high level write voltage (Vl) such as tens of volts.
I). EPROM devices are operated with a power supply voltage Vcc, such as +5V, during normal read operations. The operation of the EPROM device is controlled by an external address signal supplied through an address input terminal, and a chip enable signal fS, an output enable signal, and a program signal supplied through control terminals CE, OE, and PGM.

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、８組のメモリアレイＭ−
ＡＲＹとデータ人力／出力回路が設けられるが同図では
、そのうちの１つのメモリアレイＭ−ＡＲＹと、データ
入力回路ＤＩＢ及びデータ出力回路ＤＯＢが代表として
例示的に示されている。メモリアレイＭ−ＡＲＹは、複
数のＦＡＭＯＳトランジスタ（不揮発性メモリ素子・・
ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、Ｗ２及び
データ線Ｄｉ、Ｄ２〜Ｄｎとにより構成されている。メ
モリアレイＭ−ＡＲＹにおいて、同じ行に配置されたＦ
ＡＭＯ３）ランジスタＱ１〜Ｑ３　（Ｑ４〜Ｑ６）のコ
ントロールゲートは、それぞれ対応するワード線Ｗ１．
Ｗ２に接続され、同じ列に配置されたＦＡＭＯ３ｌ−ラ
ンジスタＱｌ。In this embodiment, in order to write/read data in an 8-bit configuration as described above, eight sets of memory arrays M-
ARY and a data input/output circuit are provided, and in the figure, one of the memory arrays M-ARY, a data input circuit DIB, and a data output circuit DOB are exemplarily shown. The memory array M-ARY includes multiple FAMOS transistors (non-volatile memory elements...
MO3FETQI~Q6), word lines Wl, W2, and data lines Di, D2~Dn. In memory array M-ARY, F arranged in the same row
AMO3) The control gates of transistors Q1 to Q3 (Q4 to Q6) are connected to the corresponding word lines W1.
FAMO3l - transistor Ql connected to W2 and placed in the same column.

Ｑ６、Ｑ２．Ｑ５及びＱ３．Ｑ６のドレインは、それぞ
れ対応するデータ線Ｄ１〜Ｄｎに接続されている。上記
ＦＡＭＯ５）ランジスタの共通ソース線Ｃ８は、特に制
限されないが、接地されている。Q6, Q2. Q5 and Q3. The drains of Q6 are connected to corresponding data lines D1 to Dn, respectively. The common source line C8 of the FAMO5) transistors is grounded, although not particularly limited thereto.

この実施例のＥＰＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号を受けるアドレス
バッファＸＡＤＢ、ＹＡＤＢを含む。アドレスバッファ
ＸＡＤＢ、ＹＡＤＢによって形成された相補アドレス信
号は、アドレスデコーダＸＤＣＲ，ＹＤＣＲに供給され
る。同図においては、上記ＸアドレスバッファＸＡＤＢ
とＸアドレスデコーダＸＤＣＲを合わせて回路ブロック
ＸＡＤＢ　−ＤＣＲとして示し、上記Ｙアドレスバッフ
ァＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わせて回
路ブロックＹＡＤＢ　−ＤＣＲとして示している。The EPROM device of this embodiment includes address buffers XADB and YADB that receive X and Y address signals supplied via external terminals (not shown). Complementary address signals formed by address buffers XADB and YADB are supplied to address decoders XDCR and YDCR. In the figure, the X address buffer XADB
The Y address buffer YADB and the Y address decoder YDCR are collectively shown as a circuit block XADB-DCR, and the Y address buffer YADB and the Y address decoder YDCR are collectively shown as a circuit block YADB-DCR.

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。Although not particularly limited, the address buffers XADB and YADB are activated by the chip selection signal ce generated by the control circuit C0NT, take in address signals from external terminals, and combine them with the address signals supplied from the external terminals. A complementary address signal consisting of an internal address signal of the same phase and an address signal of opposite phase is formed.

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹ　（図示
しない他のメモリアレイに対しても同様）のワード線に
供給されるべき選択信号を形成する。Ｘアドレスデコー
ダＸＤＣＲは、特に制限されないが、＋５Ｖの電源電圧
によって動作される。それ故に、ロウアドレスデコーダ
ＸＤＣＲは、５ボルト系の選択信号を形成する。これに
対して、メモリアレイＭ−ＡＲＹによって必要とされる
選択信号のレベルは、読み出し動作においては後述する
ような電源電圧以下に低くされたハイレベルとはソ０■
のロウレベルであり、書き込み動作の時においてほり書
き込み電圧ＶＰＩＩＩレベルのハイレベルとはｘ’　ｏ
　ｖのロウレベルである。ＸアドレスデコーダＸＤＣＲ
から出力される５ｖ系の選択信号に応答してメモリアレ
イＭ−ＡＲＹのワード線をそれぞれ必要とされるレベル
にさせるために、ＸアドレスデコーダＸＤＣＲの出力端
子とメモリアレイの各ワード線との間にディプレッショ
ン型ＭＯ５ＦＥＴＱＩ　１ないしＱ１２が設けられてお
り、また、各ワード線と書き込み電圧端子ｖｐｐとの間
には書き込み高電圧負荷回路ＸＲが設けられている。書
き込み高電圧負荷回路ＸＲは、その詳細を図示しないが
、端子ＶＰＩ）と各ワード線との間にそれぞれ設けられ
た高抵抗ポリシリコン層からなるような複数の高抵抗素
子からなる。The X address decoder XDCR forms a selection signal to be supplied to the word line of the memory array M-ARY (the same applies to other memory arrays not shown) according to the complementary address signal supplied thereto. The X address decoder XDCR is operated by a power supply voltage of +5V, although it is not particularly limited. Therefore, the row address decoder XDCR forms a 5-volt selection signal. On the other hand, the level of the selection signal required by the memory array M-ARY is different from the high level lowered below the power supply voltage in the read operation.
x' o
This is the low level of v. X address decoder XDCR
In order to make the word lines of the memory array M-ARY reach the required level in response to the 5V selection signal output from the A write high voltage load circuit XR is provided between each word line and the write voltage terminal vpp. The write high-voltage load circuit XR is composed of a plurality of high-resistance elements such as high-resistance polysilicon layers provided between the terminal (VPI) and each word line, although details thereof are not shown.

上記ディプレッション型ＭＯ３ＦＥＴＱＩ　１ないしＱ
１２は、そのゲートに制御回路Ｃ０ＮＴから出力される
５■系の内部書き込み制御信号ｗｅが供給される。Above depression type MO3FET QI 1 to Q
12 has its gate supplied with the 5-system internal write control signal we output from the control circuit C0NT.

読み出し動作なら、内部書き込み制御信号前ははＶ５Ｖ
のハイレベルにされる。この場合、ＭＯ３ＦＥＴＱＩ　
１ないしＱ１２のすべては、ＸアドレスデコーダＸＤＣ
Ｒから出力される５ｖ系の選択信号に対してオン状態に
される。それ故に、ＸアドレスデコーダＸＤＣＨの出力
がそのまま各ワード線に伝達される。For read operation, V5V before internal write control signal
be raised to a high level. In this case, MO3FETQI
All of 1 to Q12 are X address decoder XDC
It is turned on in response to a 5V selection signal output from R. Therefore, the output of the X address decoder XDCH is directly transmitted to each word line.

書き込み動作なら、内部書き込み制御信号マτは、はゾ
Ｏ■のロウレベルにされる。この場合、例えば、Ｘアド
レスデコーダＸＤＣＲから出力される信号のうち、ワー
ド線Ｗ１に対応される信号かはＶ５Ｖのハイレベル（選
択レベル）なう、ＭＯ３ＦＥＴＱＩ　１は、そのゲート
に加わる電圧がそのソースに加わる電圧に対して相対的
に負レベルにされるので自動的にオフ状態にされる。こ
れに応じて、ワード線Ｗｌは、回路ＸＲによってはｖｔ
き込み電圧■ｐｐのレベルのハイレベルにサレる。これ
に対し、例えば、ＸアドレスデコーダＸＤＣＨのワード
線Ｗ２に対応される信号かはｖ□■のロウレベルなら、
ＭＯ５ＦＥＴＱＩ　２はオン状態のままにされる。それ
故に、ワード線Ｗ２は、ロウアドレスデコーダＸＤＣＲ
によってはソＯｖのロウレベルにされる。In the case of a write operation, the internal write control signal τ is set to a low level of 0. In this case, for example, among the signals output from the X address decoder XDCR, the signal corresponding to word line W1 is at the high level (selection level) of V5V. Since the voltage is set to a negative level relative to the voltage applied to the switch, the switch is automatically turned off. Accordingly, the word line Wl is set to vt by the circuit XR.
The input voltage drops to a high level of pp level. On the other hand, for example, if the signal corresponding to the word line W2 of the X address decoder XDCH is at the low level of v□■,
MO5FETQI 2 is left on. Therefore, word line W2 is connected to row address decoder XDCR.
Depending on the situation, it will be set to the low level of SoOv.

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データ線ＣＤが設けられている。メモリアレイＭ−Ａ
ＲＹのデータ線とそのメモリアレイに対応される共通デ
ータ線ＣＤとの間には、カラムスイッチ回路を構成する
ＭＯ３ＦＥＴＱ７〜Ｑ９が設けられている。In FIG. 1, a common data line CD is provided for memory array M-ARY. Memory array M-A
MO3FETs Q7 to Q9 forming a column switch circuit are provided between the RY data line and the common data line CD corresponding to the memory array.

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５Ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。Y address decoder YDCR forms a selection signal for selecting a data line of memory array M-ARY according to a complementary address signal supplied thereto. The Y address decoder YDCR is operated by a 5V power supply voltage similarly to the X address decoder XDCR. The selection signal output from the Y address decoder YDCR is used to control the column switch circuit. Here, the column switch circuit is required to have the ability to transmit a write signal at a write voltage level in a write operation.

カラムスイッチＭＯＳ　Ｆ　ＥＴを十分にオンオフさせ
ることができるようにするため、ＹアドレスデコーダＹ
ＤＣＲの出力端子とカラムスイッチＭＯ５ＦＥＴのゲー
ト、すなわち、カラム選択線との間には、ディプレッシ
ョン型ＭＯ３ＦＥＴＱ１３〜Ｑ１５が配置されている。In order to sufficiently turn on and off the column switch MOS FET, the Y address decoder Y
Depletion type MO3FETs Q13 to Q15 are arranged between the output terminal of the DCR and the gate of the column switch MO5FET, that is, the column selection line.

これらＭＯ５ＦＥＴＱ１３ないしＱ１５のゲートには、
前記ＭＯ３ＦＥＴＱＩ　１ないしＱ１２と同様に、内部
書き込み制御信号石が供給される。カラム選択線のそれ
ぞれと、上記高電圧Ｖｃｃとの間には、上記ワード線の
それと類似の書き込み高電圧負荷回路ＹＲが設けられて
いる。At the gates of these MO5FETs Q13 to Q15,
Similar to MO3FETs QI 1 to Q12, an internal write control signal stone is provided. A write high voltage load circuit YR similar to that of the word line is provided between each of the column selection lines and the high voltage Vcc.

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る書き込み信号を受けるデータ入力回路ＤＩＢの出力端
子に結合されている。データ入力回路ＤＩＢにおける出
力回路は、書き込み信号に従ってオン／オフ状態にされ
る出力ＭＯＳＦＥＴを介して書き込み電圧ｖｐｐを送出
する。この出力回路は、書き込みバルスマτがはゾ５ｖ
のようなハイレベル（読み出し動作）なら、その出力イ
ンピーダンスが高インピーダンス状態となるようにされ
る。The common data line CD is coupled to an output terminal of a data input circuit DIB that receives a write signal input from an external terminal I10. The output circuit in the data input circuit DIB sends out the write voltage vpp via an output MOSFET that is turned on/off according to the write signal. This output circuit has a write pulse voltage τ of 5V.
If the output impedance is at a high level (read operation) such as , the output impedance is set to a high impedance state.

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出力バッファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線ＣＤ
にバイアス電流を供給するためのバイアス回路を持つ。The input terminal of the data output circuit DOB is the common data line CD
is combined with The data output circuit DOB is comprised of a sense amplifier and an output buffer that receives its output. Although the sense amplifier is not particularly limited, the common data line CD
It has a bias circuit to supply bias current to.

バイアス回路は、制御回路Ｃ０ＮＴから供給される読み
出し制御信号ｏｓ（図示せず）によって動作状態にされ
、その動作状態においてバイアス電流を出力する。バイ
アス回路は、適当なレベル検出機能を持つようにされる
。これによって、データ出力回路ＤＯＢの入力レベルが
所定電位以下の時にバイアス電流が形成され、入力レベ
ルが所定電位に達するとバイアス電流が実質的に０にな
るようにされる。The bias circuit is activated by a read control signal os (not shown) supplied from the control circuit C0NT, and outputs a bias current in the activated state. The bias circuit is provided with appropriate level detection functionality. As a result, a bias current is generated when the input level of the data output circuit DOB is below a predetermined potential, and becomes substantially zero when the input level reaches the predetermined potential.

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。The selected memory cell has a threshold voltage higher or lower than the word line selection level during reading according to data written therein in advance.

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（“０”）をもっている場合、共通デー
タ線ＣＤと回路の接地点との間に直流電流通路が形成さ
れない。この場合、共通データ線ＣＤは、センスアンプ
からの電流供給によって比較的ハイレベルにされる。セ
ンスアンプにおけるバイアス回路からのバイアス電流の
供給は、共通データ線ＣＤが所定電位に達すると実質的
に停止される。それ故に、共通データ線のハイレベルは
、比較的低い電位に制限される。If the selected memory cell in the memory array M-ARY has a high threshold voltage ("0"), no direct current path is formed between the common data line CD and the ground point of the circuit. In this case, the common data line CD is brought to a relatively high level by current supply from the sense amplifier. Supply of bias current from the bias circuit in the sense amplifier is substantially stopped when the common data line CD reaches a predetermined potential. Therefore, the high level of the common data line is limited to a relatively low potential.

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いしきい値電圧をもっている場合、共通
データ線ＣＤと回路の接地点との間にカラムスイッチＭ
ＯＳＦＥＴ、データ線、選択されたメモリセル及びＭＯ
３ＦＥＴＱ１０を介する直流電流経路が形成される。そ
れ故に、共通データ線ＣＤは、バイアス回路から供給さ
れるバイアス電流にかかわらずにロウレベルにされる。On the other hand, if the selected memory cell in the memory array M-ARY has a low threshold voltage, the column switch M
OSFET, data line, selected memory cell and MO
A direct current path is formed through 3FETQ10. Therefore, the common data line CD is brought to a low level regardless of the bias current supplied from the bias circuit.

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す、すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線Ｃ−Ｄの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。Limiting the amplitude between the high level and low level of the common data line CD by such a bias circuit brings about the following advantages. Namely, even if there is a capacitance such as a stray capacitance on the common data line CD etc. that limits the signal change speed, Regardless, reading speed can be increased. In other words, when reading data from a plurality of memory cells one after another, the time required for one level of the common data line CD to change to the other level can be shortened.

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号Ｏｅによって制御されるように構
成される。出カバソファは、制御信号ＯＳかは％／　５
　Ｖのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子Ｉ１
０に出力する。これに対し、出力バッファは、制御信号
Ｏｅがはソｏｖのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出力バッフ
ァは、書き込み動作時にデータ入出力端子Ｉ１０に供給
される書き込みデータ信号のレベルを制限しないように
される。The output sofa in the data output circuit DOB is configured such that its operation is controlled by the read control signal Oe. Is the output sofa controlled by the OS?%/5
If it is a high level such as V, the data signal of the level corresponding to the signal supplied from the sense amplifier is sent to the external terminal I1.
Output to 0. On the other hand, the output buffer is set to a high output impedance state when the control signal Oe is at a low level of 0v. This prevents the output buffer from limiting the level of the write data signal supplied to the data input/output terminal I10 during a write operation.

制御回路Ｃ０ＮＴは、ｉｌＲ電圧Ｖｃｃによって動作状
態にされ、外部端子から供給される書き込み高電圧ｖｐ
ｐ、チップイネーブル信号ＧＥ、出力イネーブル信号Ｏ
Ｒ及びプログラム信号ＰＧＭに応じて各種の制御信号を
形成する。The control circuit C0NT is activated by the ilR voltage Vcc and receives a write high voltage vp supplied from an external terminal.
p, chip enable signal GE, output enable signal O
Various control signals are generated according to R and the program signal PGM.

この実施例では、大記憶容量化のために、各素子は微細
加工技術によって形成される。このため、書き込みが行
われたＦＡＭＯ３）ランジスタの比較的高くされたしき
い値電圧は、３〜３．５ｖのように電源電圧Ｖｃｃ（５
Ｖ）より低い電圧にしかならない、このため、ワード線
の選択レベルを５■のような電圧にさせると、上記書き
込みが行われたＦＡＭＯ５ｌ−ランジスタもオン状態に
され、前述のようにその判定が回能になってしまう。In this embodiment, each element is formed by microfabrication technology in order to increase the storage capacity. Therefore, the relatively high threshold voltage of the FAMO3) transistor to which writing has been performed is 3 to 3.5V, which is the power supply voltage Vcc (5V).
Therefore, when the selection level of the word line is set to a voltage such as 5■, the FAMO5l- transistor to which the above writing was performed is also turned on, and the judgment is made as described above. I end up becoming incompetent.

そこで、この実施例では、ワード線に対して次の電圧ク
ランプ回路が設けられる。・第１図において、電圧クラ
ンプ回路は、ワード線Ｗｌ、Ｗ２に一端が結合されたス
イッチＭＯ５ＦＥＴＱＩ　８゜Ｑｌ９と、その他端と回
路の接地電位点との間に設けられた定圧素子としてのツ
ェナーダイオード２０１、ＺＤ２により構成される。上
記スイッチＭＯ５ＦＥＴＱＩ　８．Ｑｌ　９のゲートに
は、読み出し動作の時にハイレベルにされる制御信号１
が供給される。また、上記ツェナーダイオード２Ｄｉ、
ＺＤ２は、約３．５ｖのような比較的ひくいしきい値電
圧を持つようにされる。Therefore, in this embodiment, the following voltage clamp circuit is provided for the word line. - In Fig. 1, the voltage clamp circuit includes a switch MO5FETQI8゜Ql9 whose one end is connected to the word lines Wl and W2, and a Zener diode as a constant voltage element provided between the other end and the ground potential point of the circuit. 201 and ZD2. Above switch MO5FETQI 8. The gate of Ql 9 receives control signal 1 which is set to high level during read operation.
is supplied. In addition, the Zener diode 2Di,
ZD2 is made to have a relatively low threshold voltage, such as about 3.5v.

この実施例では、読み出し動作の時に上記制御ｆｆｔ号
ｗｅがハイレベルにされるから各スイッチＭＯ３ＦＥＴ
Ｑ１８．Ｑ１９はオン状態にされる。In this embodiment, since the control fft number we is set to high level during the read operation, each switch MO3FET
Q18. Q19 is turned on.

これにより、ワード線Ｗｌ−，Ｗ２にはツェナーダイオ
ードＺＤ１．ＺＤ２が結合される。それ故に、アドレス
デコーダＸＤＣＲが約５ｖのような選択レベルを１つの
ワード線に伝えると、それに結合されたツェナーダイオ
ードＺＤがオン状態になってワード線の電位をそのしき
い値電圧である約３゜５ｖのような低い電圧にクランプ
させる。これによって、ワード線の電位が低くされるか
ら、これに結合され、上記書き込みが行われたことによ
って高いしきい値電圧を持つようにされたＦ　ＡＭＯＳ
トランジスタをオフ状態又はウィークリイにしかオン状
態にさせない。これによって、高いしきい値電圧を持つ
ようにされたＦＡＭＯ３Ｉ−ランジスタは、低いしいき
値電圧を持つようにされたＦＡＭＯ５Ｉ−ランジスタに
流れる電流に比べて無視できる程度の微少電流しか流さ
なくさせることができる。これによって、その判定が容
易に行えることができる。As a result, Zener diodes ZD1 . ZD2 is coupled. Therefore, when the address decoder XDCR transmits a selection level, such as about 5V, to one word line, the Zener diode ZD coupled to it turns on and raises the potential of the word line to its threshold voltage, about 3V. Clamp to a low voltage such as 5V. As a result, the potential of the word line is lowered, so that the F AMOS which is coupled to this and which has been made to have a high threshold voltage due to the above-mentioned writing is performed.
The transistor is turned off or turned on only weekly. As a result, the FAMO3I transistor, which has a high threshold voltage, allows only a negligible current to flow compared to the current flowing through the FAMO5I transistor, which has a low threshold voltage. I can do it. This allows the determination to be made easily.

〔実施例２〕 第２図には、この発明の他の一実施例の要部回路図が示
されている。[Embodiment 2] FIG. 2 shows a circuit diagram of a main part of another embodiment of the present invention.

同図において、ナンド（ＮＡＮＤ）ゲート回路Ｇは、前
記アドレスデコーダＸＤＣＨの単位回路を構成する。こ
の実施例では、書き込み動作の時に上記単位回路の出力
信号は、次のレベル変換回路によって高レベルに変換さ
れる。In the figure, a NAND gate circuit G constitutes a unit circuit of the address decoder XDCH. In this embodiment, during a write operation, the output signal of the unit circuit is converted to a high level by the next level conversion circuit.

レベル変換回路は、高電圧端子ｖｐｐを受けて動作する
ＰチャンネルＭＯＳＦＥＴＱ２２とＮチャンネルＭＯ３
ＦＥＴＱ２１からなるＣＭＯＳインバータ回路と、この
インバータ回路の出力信号（ワード線）がゲートに供給
され、上記ＣＭＯＳインバータ回路の入力端子と上記高
電圧端子ＶＰｐとの間に設けられたＰチャンネルＭＯ３
ＦＥＴＱ２３及び上記ナントゲート回路Ｇの出力信号を
上記ＣＭＯＳインバータ回路の入力端子へ伝えるカッ）
ＭＯ５ＦＥＴＱ２０とにより構成される。上記ＭＯ３Ｆ
ＥＴＱ２０のゲートには、特に制限されないが、定常的
に電源電圧Ｖｃｃが供給される。これに代えて、ＭＯＳ
ＦＥＴＱ２０のゲートにアドレス信号を供給するもので
あってもよい。The level conversion circuit consists of a P-channel MOSFET Q22 that operates in response to a high voltage terminal vpp, and an N-channel MOSFET Q22 that operates in response to a high voltage terminal vpp.
A CMOS inverter circuit consisting of FETQ21 and a P-channel MO3 whose gate is supplied with the output signal (word line) of this inverter circuit and which is provided between the input terminal of the CMOS inverter circuit and the high voltage terminal VPp.
Transfer the output signals of FETQ23 and the Nant gate circuit G to the input terminal of the CMOS inverter circuit)
It is composed of MO5FETQ20. Above MO3F
Although not particularly limited, the gate of ETQ20 is constantly supplied with power supply voltage Vcc. Instead of this, MOS
An address signal may be supplied to the gate of FETQ20.

書き込み動作において、高電圧端子ＶＰＰに約十数Ｖの
高い電圧が供給された時、ナントゲート回路Ｇの出力信
号がロウレベルなら、ＮチャンネルＭＯ５ＦＥＴＱ２１
はオフ状態に、ＰチャンネルＭＯ３ＦＥＴＱ２２はオン
状態にされるので、出力端子（ワード線）は、上記高電
圧ＶＰＩ）のような高い選択レベルにされる。上記ナン
トゲート回路Ｇの出力信号が約５■のようなハイレベル
なら、ＮチャンネルＭＯＳＦＥＴＱ２０がオン状態にさ
れる。これにより、ワード線の電位は接地電位のような
低いレベルにされる。この低いレベルによってＰチャン
ネルＭＯ３ＦＥＴＱ２３はオン状態にされ、Ｐチャンネ
ルＭＯ５ＦＥＴＱ２２のゲート電圧を高電圧ＶＰＩ）の
ような高レベルにさせるので、ＰチャンネルＭＯ３ＦＥ
ＴＱ２２をオフ状態にさせる。これによって、ＣＭＯＳ
インバータ回路には直流電流が発生しない、また、上記
ＰチャンネルＭＯ５ＦＥＴＱ２３のオン状態によって、
ＣＭＯＳインバータ回路の入力端子の電位が高くされる
ので、ＭＯＳＦＥＴ”Ｑ２０はオフ状態にされる。これ
により、高電圧ＶＰ９からナンドゲート回路Ｇの図示し
ない電源電圧Ｖｃｃへ直流電流が流れ込むのが防止でき
る。In a write operation, when a high voltage of about ten or more V is supplied to the high voltage terminal VPP, if the output signal of the Nant gate circuit G is low level, the N-channel MO5FETQ21
is turned off and the P-channel MO3FET Q22 is turned on, so the output terminal (word line) is set to a high selection level such as the high voltage VPI). When the output signal of the Nant gate circuit G is at a high level such as approximately 5.5 cm, the N-channel MOSFET Q20 is turned on. As a result, the potential of the word line is brought to a low level such as ground potential. This low level turns on the P-channel MO3FET Q23, causing the gate voltage of the P-channel MO5FET Q22 to go to a high level, such as the high voltage VPI), so that the P-channel MO3FET Q23 is turned on.
Turn TQ22 off. This allows CMOS
No direct current is generated in the inverter circuit, and due to the ON state of the P-channel MO5FETQ23,
Since the potential of the input terminal of the CMOS inverter circuit is raised, MOSFET"Q20 is turned off. This prevents direct current from flowing from the high voltage VP9 to the power supply voltage Vcc (not shown) of the NAND gate circuit G.

また、読み出し動作の時にワード線の電位を上述のよう
に電源電圧Ｖｃｃ以下の低いレベルにクランプさせるた
め、この実施例では、次の電圧クランプ回路が設けられ
る。ディプレッション型ＭＯ３ＦＥＴＱ２７とエンハン
スメント型ＭＯ３ＦＦｉ。Further, in order to clamp the potential of the word line to a low level below the power supply voltage Vcc as described above during the read operation, this embodiment is provided with the following voltage clamp circuit. Depression type MO3FETQ27 and enhancement type MO3FFi.

ＴＱ２Ｂは、直列接続されるとともにそのゲートがその
接続点に結合されることによって定電圧回路を構成する
。この定電圧回路は、上記ＭＯ５ＦＥＴＧ１２７とＱ２
８のサイズ比（コンダクタンス比）に従った定電圧を形
成する。この実施例では、選択されたワード線に対して
上記定電圧回路を動作状態にしてそのワード線と結合さ
せるため、ワード線と上記定電圧回路の出力端子との間
には読み出し動作の時にハイレベルにされる制御信号マ
Ｔを受ける伝送ゲートＭＯ３ＦＥＴＱ２７が設けられる
。また、ワード線は、ＭＯＳＦＥＴＱ２５のゲートに伝
えられる。このＭＯＳＦＥＴＱ２５のソースは回路の接
地電位点に結合され、そのドレインと電源電圧Ｖｃｃと
の間には、上記制御信号マτによってオン状態にされる
負荷ＭＯ３ＦＥＴＱ２４が設けられる。このＭＯ３ＦＥ
ＴＱ２４と上記ＭＯ５ＦＥＴＱ２５からなる電圧検出回
路の出力信号は、インバータ回路ＩＶＩを通して上記定
電圧回路に接地電位を供給するＭＯ５ＦＥＴＱ２９のゲ
ートに伝えられる。TQ2B constitutes a constant voltage circuit by being connected in series and having its gate coupled to the connection point. This constant voltage circuit consists of the above MO5FETG127 and Q2.
A constant voltage is formed according to the size ratio (conductance ratio) of 8. In this embodiment, in order to activate the constant voltage circuit for a selected word line and connect it to that word line, there is a high voltage between the word line and the output terminal of the constant voltage circuit during the read operation. A transmission gate MO3FETQ27 is provided which receives the control signal MAT set to the level. The word line is also transmitted to the gate of MOSFETQ25. The source of this MOSFET Q25 is coupled to the ground potential point of the circuit, and a load MO3FET Q24, which is turned on by the control signal τ, is provided between its drain and the power supply voltage Vcc. This MO3FE
The output signal of the voltage detection circuit consisting of TQ24 and the MO5FETQ25 is transmitted through the inverter circuit IVI to the gate of the MO5FETQ29 which supplies the ground potential to the constant voltage circuit.

読み出し動作において、ワード線Ｗ１が選択されると、
ＭＯ３ＦＥＴＱ２５がオン状態にされる。In a read operation, when word line W1 is selected,
MO3FETQ25 is turned on.

これにより、インバータ回路ＩＶＩの出力信号がハイレ
ベルにされ、ＭＯ５ＦＥＴＱ２９がオン状態にされる。As a result, the output signal of the inverter circuit IVI is set to high level, and the MO5FETQ29 is turned on.

したがって、このワード線Ｗｌに結合された定電圧回路
が動作状態にされ、ワード線Ｗ１の電位を約３．５ｖの
ような比較的低い定電圧に制限する。Therefore, the constant voltage circuit coupled to this word line Wl is activated and limits the potential of the word line W1 to a relatively low constant voltage such as about 3.5V.

読み出し動作において、ワード線Ｗ１が非選択のロウレ
ベルなら、上記ＭＯ３ＦＥＴＱ２５はオフ状態のままに
される。これにより、定電圧回路のＭＯＳＦＥＴＱ２９
はオフ状態にされ、定電圧動作を行わない。したがって
、ワード線はアドレスデコーダのロウレベルに従った電
位にされる。In a read operation, if the word line W1 is at a non-selected low level, the MO3FET Q25 is kept off. As a result, MOSFETQ29 of the constant voltage circuit
is turned off and does not perform constant voltage operation. Therefore, the word line is set to a potential according to the low level of the address decoder.

また、書き込み動作なら、上記制御信号；τのロウレベ
ルによって、上記ＭＯ３ＦＥＴＱ２４゜Ｑ２７はオフ状
態にされる。これにより、書き込み動作においてワード
線が高レベルにされることによりＭＯＳＦＥＴＱ２５が
オン状態にされる。Furthermore, in the case of a write operation, the MO3FETQ24°Q27 is turned off by the low level of the control signal τ. As a result, MOSFET Q25 is turned on by setting the word line to a high level in a write operation.

このＭＯ３ＦＥＴＱ２５のオン状態によっ−ご上記同様
に定電圧回路は動作状態にされるが、上記ＭＯＳ　Ｆ　
Ｅ　’Ｔ”　Ｑ　２７がオフ状態にされているので、ワ
ード線Ｗ１の電位は高電圧にされる。Due to the ON state of MO3FETQ25, the constant voltage circuit is put into the operating state as described above, but the above MO3FET Q25 is turned on.
Since E 'T'' Q 27 is turned off, the potential of the word line W1 is set to a high voltage.

なお、通常、読み出し動作の時には、高電圧■ｐｐには
、電源電圧Ｖｃｃと同じ５■の電圧が供給されるが、こ
れに代えて、上記のような低い電圧を外部端子ｖｐｐに
供給することにより、レベル変換回路の動作電圧が低く
される。これにより、前記類像のレベル変換動作により
、直接的にワード線の選択レベルを低くさせることがで
きる。この場合には、上記定電圧回路を設ける必要がな
く、極めて簡単に、ワード線のレベルを制限させること
ができるものである。Note that normally, during a read operation, the high voltage ■pp is supplied with a voltage of 5■, which is the same as the power supply voltage Vcc, but instead of this, a low voltage as described above can be supplied to the external terminal vpp. As a result, the operating voltage of the level conversion circuit is lowered. Thereby, the selection level of the word line can be directly lowered by the similar image level conversion operation. In this case, there is no need to provide the constant voltage circuit, and the level of the word line can be limited very easily.

〔効　果〕〔effect〕

■読み出し動作時のワード線の電位をその書き込み動作
によって記憶素子の比較的高くされたしきい値電圧に見
合った低い電圧に設定することにより、その読み出しの
判定を容易にすることができるという効果が得られる。■By setting the potential of the word line during a read operation to a low voltage commensurate with the relatively high threshold voltage of the memory element due to the write operation, the read decision can be made easier. is obtained.

（２）上記（１）により、素子の微細化によりしきい値
電圧が低くされる記憶素子を使用できるので、大記憶容
量化又はチップサイズの小型化を実現できるという効果
が得られる。(2) According to (1) above, it is possible to use a memory element whose threshold voltage is lowered by miniaturization of the element, so that it is possible to achieve the effect of increasing the memory capacity or reducing the chip size.

（３）上記（１）により、電源電圧マージンの向上が図
られ、安定した高速読み出しを行うことができるという
効果が得られる。(3) According to (1) above, it is possible to improve the power supply voltage margin and achieve the effect that stable high-speed reading can be performed.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、電圧クランプ
回路は、ＭＯＳＦＥＴのしきい値電圧を利用した定電圧
素子を利用するものであうでもよい、この場合、Ｍ　Ｏ
’Ｓ　Ｆ　Ｅ　Ｔのしきい値電圧は、比較的小さな電圧
であるので、複数個のＭＯＳ　Ｆ　ＥＴを直列接続して
必要な定電圧を形成すればよい、また、電圧クランプ回
路を設けることによって、ワード線の負荷が重くなり、
その結果ワード線の選択レベル−〇立ち上がりが遅くさ
れる場合には、ワード線の選択レベルの遅延信号を形成
して、ワード線のレベルが一定のレベルに達した後に電
圧クランプ回路をワード線に結合させるものであっても
よい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, the voltage clamp circuit may utilize a constant voltage element that utilizes the threshold voltage of a MOSFET.
Since the threshold voltage of 'S FET is a relatively small voltage, it is sufficient to connect multiple MOS FETs in series to form the necessary constant voltage, or by providing a voltage clamp circuit. , the load on the word line becomes heavier,
As a result, if the rise of the word line selection level is delayed, a delay signal for the word line selection level is formed, and the voltage clamp circuit is connected to the word line after the word line level reaches a certain level. They may also be combined.

さらに、Ｘアドレスデコーダの出力電圧を読み出し動作
の時には比較的低くさせることによって、ワード線の選
択レベルの設定を行うものであってもよい。Furthermore, the selection level of the word line may be set by making the output voltage of the X address decoder relatively low during a read operation.

〔利用分野〕[Application field]

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
適用した場合について説明したが、これに限定されるも
のではなく、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタンのような記憶素子を用い−で
電気的な消去を行うことができるＥＥＰＲＯＭ等にも同
様に適用できるものである。The above explanation has mainly been about the case where the invention made by the present inventor is applied to EPROM devices, which is the technical field behind the invention, but the invention is not limited to this, and the invention is not limited to this. - It can be similarly applied to EEPROMs and the like that use memory elements such as semiconductors and can be electrically erased.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、この発明の他の一実施例を示す要部回路図で
ある。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッファ・デコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＯＢ・・データ信
号回路、ＤＩＢ・・データ入力回路、Ｃ０ＮＴ・・制御
回路FIG. 1 is a circuit diagram showing one embodiment of an EPROM device to which the present invention is applied, and FIG. 2 is a circuit diagram of main parts showing another embodiment of the present invention. XADB-DCR...X address buffer/decoder, YADB-DCR...Y address buffer/decoder, M-ARY...memory array, DOB...data signal circuit, DIB...data input circuit, C0NT...control circuit

Claims (1)

【特許請求の範囲】 １、書き込み情報に従って比較的高いしきい値電圧か低
いしきい値電圧を持つようにされる記憶素子がマトリッ
クス配置されて構成されるメモリアレイと、上記メモリ
アレイにおける記憶素子の制御端子が結合されるワード
線又はアドレスデコーダに設けられ、読み出し動作の時
に上記ワード線の電位を上記記憶素子における比較的高
いしきい値電圧近傍の電圧に制限する電圧クランプ回路
とを備えてなることを特徴とする半導体記憶装置。 ２、上記電圧クランプ回路は、上記電圧に設定された定
電圧を形成する定電素子と、この定電圧素子を読み出し
動作の時にワード線に結合させるスイッチ手段とにより
構成されるものであることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 ３、上記記憶素子の比較的高いしきい値電圧は、電源電
圧以下にされる不揮発性半導体記憶素子であることを特
徴とする特許請求の範囲第１又は第２項記載の半導体記
憶装置。[Scope of Claims] 1. A memory array configured by a matrix arrangement of storage elements that have a relatively high or low threshold voltage according to written information, and the storage elements in the memory array. and a voltage clamp circuit provided on a word line or an address decoder to which a control terminal of is coupled, and which limits the potential of the word line to a voltage near a relatively high threshold voltage in the storage element during a read operation. A semiconductor memory device characterized by: 2. The voltage clamp circuit is composed of a constant voltage element that forms a constant voltage set to the above voltage, and a switch means that couples this constant voltage element to the word line during a read operation. A semiconductor memory device according to claim 1. 3. The semiconductor memory device according to claim 1 or 2, wherein the memory element is a nonvolatile semiconductor memory element whose relatively high threshold voltage is set to be lower than a power supply voltage.