JPS621184A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体装置に関するもので、例えば、周辺
回路がＣＭＯ３（相補型ＭＯＳ）回路により構成され、
基板バイアス電圧発生回路を内蔵したダイナミック型Ｒ
ＡＭ　（ランダム・アクセス・メモリ）に利用して有効
な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける低消費電力化と、高速動
作化等のためにアドレスバッファやアドレスデコーダ等
の周辺回路をＰチャンネルＭＯＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）とＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔとの組み合わせで構成されたＣＭＯ３回路を用いるこ
とが公知である（例えば、日経マグロウヒル社１９８５
年２月１１日付「日経エレクトロニクス」頁２４３〜頁
２６３参照）。

ところで、ダイナミック型メモリセルは、情報記憶用キ
ャンマシタに電荷が有るか無いかの形態で記憶情報を保
持する。上記キャパシタに蓄積された電荷は、基板に発
生するマイノリティ　（少数）キャリアと結合して消滅
させられる。このため、上記記憶情報が失われる前に読
み出して、これを増幅して再び同じメモリセルに書き込
むというリフレッシュが必要となる。リフレッシュ周期
が短いと、ダイナミック型ＲＡＭの読み出し、書き込み
のための時間が制限され、また減少するという問題があ
る。そこで、リフレッシュ周期（メモリセルの情報保持
時間）を長くするために、基板に負のバイアス電圧を供
給して、上記マイノリティキャリアを吸収してしまうこ
とが効果的である。

例えば、ＮチャンネルＭＯＳＦＥＴにより構成されたダ
イナミック型ＲＡＭにあっては、基板バイアス回路を内
蔵させている（基板バイアス回路に関しては、例えば特
開昭５５−Ｉ３５６６号公報参照）。

しかしながら、ＣＭＯ５Ｎ路を有するダイナミック型Ｒ
ＡＭに基板バイアス回路を内蔵した場合においては、次
の問題が生ずる。電源投入直後においては基板バイアス
回路の駆動電流が小さいため、Ｐ型基板の電位は、基板
と電源電圧Ｖｃｃが供給されるＮ型ウェル領域との容量
結合によって正の電位（例えば＋０．６ｖ程度）に持ち
上げられてしまう。これにより、基板上に形成されたＮ
チャンネルＭＯＳＦＥＴのソース、ドレインと基板とが
極めて順バイアスに近い状態にされるので、ラッチアッ
プが生じやすい状態にされる。このような不安定な状態
で、トリガとなる電流が上記いずれかの領域に供給され
ると、予期しない寄生サイリスタ素子がオン状態にされ
、ラッチアップを住してしまうという虞れがある。特に
、ダイナミック型ＲＡＭにおいては、ロウアドレススト
ローブ信号ＲＡＳのロウレベルが入力されることによっ
て、う・７チアツプを生じる虞れがある。信号ＲＡＳに
よって、メモリアクセス動作が起動されると、−斉に内
部回路が動作状態にされる。すなわち、内部回路を構成
する複数のＭＯＳ　Ｆ　ＥＴに電流が流れる。これによ
って、上記正の電位に持ち上げられた基板内に基板電流
が発生する。この基板電流によって、さらに基板の電位
が上昇せしめられることにより、上記基板とＮチャンネ
ルＭＯＳＦＥＴのソース、ドレインとが順バイアスされ
る。

したがって、信号ＲＡＳＯロウレベルの入力によって、
−斉に内部回路が動作させられることに起因して生ずる
基板電流が、ラッチアップのトリガとなり易いという問
題がある。

〔発明の目的〕

この発明の目的は、簡単な構成により電源投入時におけ
るラッチアップの発生を防止した半導体メモリを提供す
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
基板にバックバイアス電圧を供給する基板バイアス発注
回路の出力電圧をモニターして、その電位が所望の電位
にされる迄の間、外部端子から供給される実質的なチッ
プ選択信号の取り込みを禁止するものである。

〔実施例〕

第１図には、この発明をダイナミック型ＲＡＭに通用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知のＣＭＯ３集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板上において
形成される。同図において、ソース・ドレイン間に直線
が付加されたＭＯＳＦＥＴはＰチャンネル型であって、
上記直線の付加されないＮチャンネルＭＯＳＦＥＴと区
別される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャーンネルＭＯ３ＦＥＴは、上記半導体
基板に形成されたＮ型ウェル領域に形成される。これに
よって、半導体基板は、その上に形成された複数のＮチ
ャンネルＭＯＳＦＥＴの共通の基板ゲートを構成する。

Ｎ型ウェル領域は、その上に形成されたＰチャンネル領
域　Ｓ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴ（７）基ｉゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖｃｃに結合される。基板バイ
アス電圧発生回路ＶＢＧは、半導体基板に供給すべき負
のバンクバイアス電圧−ｖｂｂを発生する。これによっ
て、Ｎチャンネル領域　Ｓ　Ｆ　ＥＴの基板ゲート、す
なわち半導体基板にバンクバイアス電圧が加えられるこ
とになり、そのソース、ドレインと基板間の寄生容量値
が減少させられるため回路の高速動作化を図ることがで
きる。また、基板に発生するマイノリティキャリアを吸
収できるので、リフレッシュ周期を長くすることができ
る。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外には
、公知の選択酸化法によって形成された比較厚い厚さの
フィールド絶縁膜が形成されている。キャパシタ形成領
域は、特に制限されないが、キャパシタ形成領域上には
、比較的薄い厚さの絶縁Ｉ！２！　（酸化膜）を介して
１層目ポリシリコン層が形成されている。１層目ポリシ
リコン層は、フィールド絶縁膜上まで延長されている。

１層目ポリシリコン層の表面には、それ自体の熱酸化に
よって形成された薄い酸化膜が形成されている。キャパ
シタ形成領域における半導体基板表面には、イオン打ち
込み法によるＮ型領域が形成されること、又は所定の電
圧が供給されることによってチャンネルが形成される。

これによって、１層目ポリシリコン層、薄い絶縁膜及び
チャンネル領域からなるキャパシタが形成される。フィ
ールド酸化膜上の１層目ポリシリコン層は、１種の配線
とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この眉間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線）方式とされる。

第１図には、その一対の行が具体的に示されている。一
対の平行に配置された相補データ線（ビット線又はディ
ジット線）Ｄ、Ｄに、Ｎチャンネル型のアドレス選択用
ＭＯ３ＦＢＴＱｍと情報記憶用キャパシタＣｓとで構成
された複数のメモリセルのそれぞれの入出力ノードが同
図に示すように所定の規則性をもって配分されて結合さ
れている。

プリチャージ回路ＰＣは、代表として示されたＮチャン
ネルＭＯ３ＦＥＴＱ５のように、相補データ線り、Ｄ間
に設けら°れたスイッチＭＯ３ＦＥＴにより構成される
。このＭＯＳＦＥＴＱ５は、そのゲートにチップ非選択
時に発生されるプリチャージ信号φｐｃが供給されるこ
とによって、チップ非選択状態のときにオン状態にされ
る。これにより、前の動作サイクルにおいて、後述する
センスアンプＳＡの増幅動作による相補データ線り。

Ｄのハイレベルとロウレベルを短絡して、相補データ線
り、Ｄを約Ｖｃｃ／２のプリチャージ電圧とする。なお
、ＲＡＭがチップ非選択状態にされ、上記プリチャージ
ＭＯ３ＦＥＴＱ５等がオン状態にされる前に、上記セン
スアンプＳＡは非動作状態にされる。これにより、上記
相補データ線り。

Ｄはハイインピーダンス状態でハイレベルとロウレベル
を保持するものとなっている。また、ＲＡＭが動作状態
にされると、センスアンプＳＡが動作状態にされる前に
上記プリチャージＭＯＳＦＥＴＱ５等はオフ状態にされ
る。これにより、相補データＭＤ、Ｄは、ハイインピー
ダンス状態で上記ハーフプリチャージレベルを保持する
ものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線り、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作におてい、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量力γブリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯ３ＦＥＴＱ７．Ｑ９と、
ＮチャンネルＭＯＳＦＥＴＱ＆。

ＱＢとからなるＣＭＯＳランチ回路で構成され、その一
対の入出力ノードが上記相補データ線り。

Ｄに結合されている。また、上記ラッチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴ
ＱＩ　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され
、並列形態のＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ
　１を通して回路の接地電圧Ｖｓｓが供給される。これ
らのパワースイッチＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１及
びＭＯ５ＦＥ’ｒ’Ｑ１２．Ｑ１３は、同じメモリマッ
ト内の他の行に対して同様に設けられたランチ回路（単
位回路）に対して共通に用いられる。言い換えるならば
、同じメモリマット内のラッチ回路におけるＰチャンネ
ルＭＯ３ＦＥＴとＮチャンネルＭＯＳＦＥＴとはそれぞ
れそのソースＰＳ及びＳＮが共通接続される。

上記ＭＯＳＦＥＴＱＩＯ，Ｑ１２のゲートには、動作サ
イクルではセンスアンプＳＡを活性化すせる相補タイミ
ングパルスφｐａｌ　、　　φｐａｌが印加され、ＭＯ
ＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミ
ングパルスψｐａｌ　、　　＄ｐａｌより遅れた、相補
タイミングパルスφｐａ２　、　１１＞Ｉ）ａ２が印加
される。このようにすることによって、センスアンプＳ
Ａの動作は２段階に分けられる。タイミングパルスφｐ
ａＬφｐａｌが発生されたとき、すなわち第１段階にお
いては、比較的小さいコンダクタンスを持つＭＯ３ＦＥ
ＴＱＩＯ及びＱ１２による電流制限作用によってメモリ
セルからの一対のデータ線間に与えられた微小読み出し
電圧は、不所望なレベル変動を受けることなく増幅され
る。上記センスアンプＳＡでの増幅動作によって相補デ
ータ線電位の差が大きくされた後、タイミングパルスφ
ｐａ２＋φｐａ２が発生されると、すなわち第２段階に
入ると、比較的大きなコンダクタンスを持つＭＯ３ＦＥ
ＴＱＩＩ、Ｑ１３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳ　Ｆ　ＥＴＱｌ
ｌ、Ｑ１３がオン状態にされることによって速くされる
。このように２段階に分けて、センスアンプＳＡの増幅
動作を行わせることによって、相補データ線の不所望な
レベル変化を防止しつつ、データの高速読み出しを行う
ことができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されている０図示の
構成に従うと、アドレス信号１２〜ａｍを受けるＮチャ
ンネルＭＯＳＦＥＴＱ３２〜Ｑ３４と、Ｐチャンネル゛
ＭＯ３ＦＥＴＱ３５〜Ｑ３７とで構成されたＣＭＯ３回
路による１’Ｊ　Ａ　Ｎ　Ｄ（ナンド）回路で上記４本
分のワード線選択信号が形成される。このＮＡＮＤ回路
の出力は、ＣＭＯＳインバータＩＶＩで反転され、Ｎチ
ャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１を通し
て、スイッチ回路としてのＮチャンネル型の伝送ゲー）
ＭＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａＱ、ａＱ
及びａｌ、丁１で形成されたデコード信号によってワー
ド線選択タイミング信号φＸから４通りのワード線選択
タイミング信号φｘ００ないしφＸｌｌを形成する。こ
れらのワード線選択タイミング信号φｘ００〜φ−ｘｌ
ｌは、上記伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７を介
して各ワード線に伝えられる。

特に制限されないが、タイミング信号φχｏｏは、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘ０１、φｘｌｏ及びφｘ、１
１は、それぞれアドレス信号丁０及びａｌ、及びａＯ及
びａｌｓ及びａＱ及びτｌがロウレベルにされていると
きタイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及びＴｌは、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯ，Ｗｌ、以下、第１ワード線
群と称する）と、データ線りに結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード
線群と称する）とを識別するための一種のワード線群選
択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、Ｎチ
ャンネルＭＯ３ＦＥＴＱ２０〜Ｑ２３が設けられ、その
ゲートに上記ＮＡＮＤ回路の出力が印加されることによ
って、非選択時のワード線を接地電位に固定させるもの
である。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＭＯＳＦＥＴ
ＱＩ−Ｑ４が設けられており、リセットパルスφρ−を
受けてこれらのＭＯＳ　Ｆ　ＥＴＱ１〜Ｑ４がオン状態
となることによって、選択されたワード線がその両端か
ら接地レベルにリセットされる。

カラムスイッチＣ−５Ｗは、代表として示されているＮ
チャンネルＭＯ５ＦＥ”ｌ”Ｑ４２．Ｑ４３のように、
相補データ線り、Ｄと共通相補デーク線ＣＤ、ＣＤを選
択的に結合させる。これらのＭＯＳＦＥＴＱ４２．Ｑ４
３のゲートには、カラムデコーダＣ−ＤＣＲからの選択
信号が供給される。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号ＡＯ〜Ａ
ｍを取り込み、それを保持するととに内部相補アドレス
信号１０〜ａｍを形成して上記ロウアドレスデコーダＲ
−ＤＣＲ１及びＲ−ＤＣＲ２に伝える。ここで、上記外
部端子から供給されたアドレス信号ＡＯと同相の内部ア
ドレス信号ａＯと逆相の内部アドレス信号ＴＯとを合わ
せて相補アドレス信号工０のように表している（以下、
同じ）。ロウアドレスデコーダＲ−ＤＣＲ１とＲ−ＤＣ
Ｒ２は、上述のように上記相補アドレス信号１０〜ａｍ
を解読して、ワード線選択タイミング信号φＸに同期し
てワード線の選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング発生回路ＴＧにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信”４　ＣＡ　Ｓに同期して外部端子から供給されたア
ドレス信号ＡＯｙＡｎを取り込み、それを保持するとと
に内部相補アドレス信号上Ｏ−五〇を形成してカラムア
ドレスデコーダＣ−ＤＣＨに伝える。

カラムデコーダＣ−０ＣＲは、データ線選択タイミング
信号φｙｉよってカラム選択タイミングが制御され、カ
ラムアドレスバッファＣ−ＡＤＢから供給される相補ア
ドレス信号ａ　Ｏｗ　ａ　ｎを解読することによって上
記カラムスイッチＣ−５Ｗに供給すべき選択信号を形成
する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
Ｂとカラムアドレスバッフ１Ｃ−ＡＤＢを合わせてアド
レスバッファＲ，Ｃ−ＡＤＢ”のように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するＮチャンネル型のプリチャー
ジＭＯＳＦＥＴＱ４４が設けられている。この共通相補
データ線ＣＤ、ＣＤには、上記単位のセンスアンプＵＳ
Ａと同様な回路構成のメインアンプＭＡの一対の入出力
ラードが結合されている。このメインアンプの出力信号
は、データ出力バッファＤＣ）Ｂを介して外部端子Ｄｏ
ｕｔへ送出される。読み出し動作ならば、データ出力バ
ッファＤＯＢはそのタイミング信号φｒ−によって動作
状態にされ、上記メインアンプＭＡの出力信号を増幅し
て外部端子Ｉ１０から送出する。なお、書込み動作なら
、上記タイミング信号７ｒ−によってデータ出力バッフ
ァＤＯＢの出力はハイインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ入カバソフ
ァＤＩＢの出力端子が結合される。ｉＦ込み動作ならば
、データ人カバソファＤＩＢは、そのタイミング信号φ
ｒｗによって動作状態にされ、外部端子Ｄｉｎから供給
された書込み信号に従った相補書込み信号を形成し、こ
れを上記共通相補データ線ＣＤ、ＣＤに伝えることによ
り、選択されたメモリセルへの書込みが行われる。なお
、読み出し動作なら、上記タイミング信号φｒ−によっ
てデータ人カバソファＤＩＨの出力はハイインピーダン
ス状態にされる。

上記のようにアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｍと情報記憶用キャパシタＣｓとからなるダイナミッ
ク型メモリセルへの書込み動作において、情報記憶用キ
ャパシタＣｓにフルラ・イトを行うため、言い換えるな
らば、アドレス選択用ＭＯ３ＦＥＴＱｍ等のしきい値電
圧により情報記憶用キャパシタＣｓへの書込みハイレベ
ルのレベル損失が生じないようにするため、ワード線選
択タイミング信号φＸによって起動されるワード線ブー
トストラップ回路（図示せず）が設けられる。このワー
ド線プートストランプ回路は、ワード線選択タイミング
信号φＸとその遅延信号を用いて、ワード線選択タイミ
ング信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レ
ベルとする。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＧは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＯは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥとを受けて、上記
一連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ等を含ん
でいる。この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、アドレストスロープ信号ＲＡＳとＣＡＳ
を受ける論理回路により、ロウアドレスストローブ信号
ＲＡＳがロウレベルにされる前にカラムアドレスストロ
ーブ信号ＣＡＳがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号ＲＡＳをクロックとするアドレスカウンタ回路
により形成されたリフレッシュアドレス信号ａＱＩ　〜
ａｍ’を送出させる。このリフレッシュアドレス信号ａ
Ｏ゛〜ａｍ”は、マルチプレクサ機能を持つ上記ロウア
ドレスバッファＲ−ＡＤＢを介してロウアドレスデコー
ダ回路Ｒ−ＤＣＲＩ及びＲ−ＤＣＲ２に伝えられる。こ
のため、リフレッシュ制御回路ＲＥＦＣは、リフレッシ
ュモードのとき、上記アドレスバ・フファＲ−ＡＤＨの
切り換えを行う制御信号を発生させる（図示ぜす）、こ
れによって、リフレッシュアドレス信号ａＯ°〜ａｍ’
　に対応された一本のワード線選択によるリフレッシュ
動作が実行される（ＣＡＳビフォワーＲＡＳリフレッシ
ュ）。

電圧検出回路ＶＣは、上記基板バイアス発生回路ＶＢＧ
により形成された基板バイアス電圧−ｖｂｂを受けて、
それが所望の負電位にされることをモニターして、その
検出出力■Ｓを上記タイミング発生回路ＴＧの入力回路
に伝える。すなわち、電源投入直後において基板バイア
ス電圧−ｖｂｂが所望の負電位にされる迄の間、上記検
出出力によって上述のようなアドレスマルチ方式のグイ
ナミック型ＲＡＭにおける実質的なチップ選択信号（メ
モリアクセス信号）であるロウアドレスストローブ信号
正τｌの取り込みを禁止、言い換えるならば、ＲＡＳ信
号がロウレベルにされてもそれを内部回路に伝達するの
を禁止してメモリアクセスを無効にさせるものである。

第２図には、上記基板バイアス電圧発生回路ＶＢＧと電
圧検出回路ＶＣ及−びタイミング発注回路ＴＯに含まれ
る入力回路の一実施例の回路図が示されている。

同図において、インバータ回路ＩＶ２〜ＩＶ６は、特に
制限されないが、ＣＭＯＳ回路から構成され、集積回路
の外部端子を構成するＷｉ源端子Ｖｃｃと基準電位端子
もしくはアース端子との間に加えられる＋５ｖのような
正電源電圧によって動作される。

基板バイアス電圧発生回路ＶＢＧは、半導体基板に供給
すべき負のバンクバイアス電圧−ｖｂｂを発生する。こ
れによって、ＮチャンネルＭＯＳＦＥＴの基板ゲートに
負のバックバイアス電圧が加えられることになる。

この実施例の基板バイアス電圧発生回路ＶＢＧは、リン
グ状に縦列接続された３個（奇数個であればよい）のイ
ンバータ回路ＩＶ２〜ＩＶ４により構成された発振回路
ＯＳＣの発振出力信号を受け、その波形整形と増幅を行
うＣＭＯＳインバータ回路ＩＶ５．ＩＶ６及び次の整流
回路もしくはレベル変換回路から構成される。整流回路
は、上記ＣＭＯＳインバータ回路ＩＶ６の出力から得ら
れる発振パルスは、信号をその一方の電極ｅ１に受ける
キャパシタＣ１と、このキャパシタＣ１の他方の電極ｅ
２と回路の接地電位点Ｖｓｓとの間に設けられたダイオ
ード形態のＭＯＳＦＥＴＱ５０と、このキャパシタＣ１
の他方の電極ｅ２と基板との間に設けられたダイオード
形態のＭＯＳＦＥＴＱ５１とからなる。この基板と回路
の接地電位点Ｖｓｓとの間には、ＭＯＳＦＥＴのソース
と基板間からなるような接合容量や配線容量等からなる
寄生容＠Ｃ２が存在する。上記ダイオード形態のＭＯＳ
ＦＥＴＱ５０は、インバータ回路ＩＶ６かう出力された
パルスがハイレベル（電源電圧Ｖｃｃ）のときキャパシ
タＣ１を介して供給される正の電圧によってオン状態と
なる。これにより、キャパシタＣ１はハイレベルによっ
てプリチャージされる０次に、発振パルスがロウレベル
（回路の接地電位）にされたとき、すなわち、キャパシ
タＣ１の一方の電極ｅ１がロウレベルにされたとき、キ
ャパシタＣ１の他方の電極、３２は、−（Ｖｃｃ−Ｖｔ
ｈ）の負電位となる。ここで、ｖｔｈはＭＯＳＦＥＴＱ
５０のしきい値電圧である。この負電位によりダイオー
ド形態のＭＯ３ＦＥＴＱ５１はオン状態にされる。これ
に応じて、電極ｅ２に与えられた負の電位がＭＯ３ＦＥ
ＴＱ５１を介して上記寄生容量Ｃ２に伝えられる。すな
わち、基板には−ｖｂｂの基板バンクバイアス電圧が与
えられる。

上記基板バイアス電圧−ｖｂｂが所定の負電位にされた
のを検出（モニター）するため、電圧検出回路ＶＣが設
けられる。電圧検出回路ＶＣは、特に制限されないが、
基板バイアス電圧のレベル検出部と、ＭＯ３ＦＩ三ＴＱ
６１とＱ６２からなるインバータ回路と、ＮＡＮＤ　（
ナンド）ゲート回路Ｇ１と、ＭＯＳＦＥＴＱ６３及び抵
抗Ｒとからなる。レベル検出部は次からなる。Ｐチャン
ネルＭＯ３ＦＥＴＱ５６は、そのゲートに定常的に回路
の接地電位が供給されることによって定常的にオン状態
にされ、負荷抵抗として作用させられる。

このＭＯ３ＦＥＴＱ５６には、出力レベルクランプ用の
ＮチャンネルＭＯ８ＦＥＴＱ５７ゐ（直列に接続される
。このＭＯ３ＦＥＴＱ５７は、そのゲートに定常的に回
路の接地電位が供給されることによって定常的にオン状
態にされる。上記ＭＯＳＦＥＴＱ５７のドレインと基板
（−Ｖｂｂ）との間には、各々がしきい値電圧ｖｔｈを
持ち、かつダイオード形態にされたＮチャンネルＭＯ３
ＦＥＴＱ５８、Ｑ５９直列形態に設けられるＣＭＯＳＦ
ＥＴＱ５８．Ｑ５９は実質的にレベルシフト回路を構成
する。

このレベル検出部の動作は、次のようになる。

基板バイアス電圧−ｖｂｂの絶対値が上記ダイオード形
態のＭＯ３ＦＥＴＱ５８．Ｑ５９による合成のしきい値
電圧２Ｖｔｈより小さいレベルの時、これら（７１ＭＯ
３ＦＥＴＱ５８．Ｑ５９はオフ状態にされる。これによ
って、上記ＭＯ３ＦＥＴＱ５６とＱ５７の接続点の電位
は、はゾ電源電圧Ｖｃｃのようなハイレベルにされる。

一方、上記基板バイアス電圧−ｖｂｂの絶対値が上記ダ
イオード形態のＭＯ３ＦＥＴＱ５８．Ｑ５９による合成
のしきい値電圧２Ｖｔｈより大きなレベルにされた時、
これらのＭＯ３ＦＥＴＱ５８゜Ｑ５９はオン状態にされ
る。これに応じて、上記ＭＯＳＦＥＴＱ５６とＱ５７の
接続点の電位は、回路の接地電位に対してＭＯ３ＦＥＴ
Ｑ５７のしいき値電圧ｖｔｈだけ高くされたロウレベル
にされる。なお、上記電源電圧ＶｃｃからＭＯＳ　Ｆ　
ＥＴＱ５６〜Ｑ５９を通して基板に流れる電流は、基板
バイアス電圧−ｖｂｂを絶対値的に低下させる。このよ
うな電圧の低下を防止するため、及び上記ＭＯＳＦＥＴ
Ｑ５８．Ｑ５９とＭＯＳＦＥＴＱ５７による合成コンダ
クタンスによって上記のようなロウレベルを形成するた
め、上記負荷ＭＯ３ＦＥＴＱ５６は、そのコンダクタン
スが極めて小さい値、すなわち、微少電流しか流さない
ような極めて小さいコンダクタンスに設定される。

また、通常の動作状態において、基板へ流れるリーク電
流によって基板バイアス電圧−ｖｂｂが低下させられる
ことにより、上記ＭＯ３ＦＥＴＱ５８、Ｑ５９がオフ状
態にならないようにされる。

言い換えるならば、上記しきい値電圧２Ｖｔｈは、絶対
値的に基板バイアス電圧−ｖｂｂの最も小さくされた電
圧よりも小さくなるように設定される。

これにより、通常の動作状態で基板バイアス電圧−ｖｂ
ｂの変動があッテも上記ＭＯ３ＦＥＴＱ５８゜Ｑ５９は
オン状態を維持するようにされる。

上記のようなレベル検出部の検出出力のハイレベルとロ
ウレベルとは、次のレベル判定回路によって判定される
。レベル判定回路は、ＰチャンネルＭＯＳＦＥＴＱ６１
とＮチャンネルＭＯ３ＦＥＴＱ６２と、帰還用のＰチャ
ンネルＭＯ３ＦＥＴＱ６３とからなる。このＣＭＯＳイ
ンバータ回路は、特に制限されないが、極く狭いパルス
幅の振動的な判定信号がそれから出力されないようにす
るため、ヒステリシス回路とされる。すなわち、電源電
圧ＶｃｃとＣＭＯＳインバータ回路の出力との間に設け
られたＭＯＳＦＥＴＱ６３のゲートには、ＣＭＯＳイン
バータ回路の出力をその一方の入力とするノア（ＮＯＲ
）ゲート回路Ｇｌの出力ＶＳが供給される。

このレベル判定回路の動作は次のようになる。

レベル［ＩＩｆＳの出力がハイレベルからロウレベルに
（ロウレベルからハイレベル）に反転されたなら、ＭＯ
３ＦＥＴＱ６３による正帰還によって、ＣＭＯＳインバ
ータ回路（Ｑ６１とＱ６２）の出力が高速にハイレベル
（ロウレベル）に反転する。

このＣＭＯＳインバータ回路の出力は、特に制限されな
いが、ノア（ＮＯＲ）ゲート回路Ｇ１の一方に伝えられ
る。このノアゲート回路Ｇ１の他方の入力には、ポリシ
リコン等の高抵抗Ｒを介して回路の接地電位が与えられ
る。これにより、上記ノアゲート回路Ｇ１は、通常の動
作状態では他方の入力にロウレベルが供給されるので、
実質的にインバータ回路としての動作を行う。このノア
ゲート回路Ｇ１の出力■Ｓが検出回路ＶＣの出力として
タイミング発生回路ＴＧに入力される。出力ｖＳは、一
方においてその入力と電源電圧Ｖｃｃとの間に設けられ
たＰチャンネルＭＯ３ＦＥＴＱ６３のゲートに供給され
る。

上記ノアゲート回路Ｇ１によって形成された電圧検出出
力ＶＳは、タイミング発生回路ＴＧの入力ゲートである
ノア（ＮＯＲ）ゲート回路Ｇ２の一方の入力に供給され
る。このノアゲート回路Ｇ２の他方の入力には、外部端
子から供給されたロウアドレスストローブ信号ＲＡＳが
供給される。

このノアゲート回路Ｇ２の出力信号ＲＡＳは、前記タイ
ミング発生回路ＴＯに伝えられる。ノアゲート回路Ｇ２
は、検出回路ＶＣの検出出力に対応して、ロウアドレス
ストローブ信号ＲＡＳを内部回路に伝達するか否かの制
御ゲート（スイッチ）である。

この実施例では、電源投入により基板バイアス電圧発生
回路ＶＢＧが動作を開始して、その出力電圧−ｖｂｂが
所定の電位以下にされる迄の間、レベル検出部の検出出
力はハイレベルとされる。ノアゲート回路Ｇｌは、通常
動作においてインバータ回路として働くので、検出回路
ＶＣの検出出力ｖＳはハイレベルとされる。これによっ
て、ノアゲート回路Ｇ２は、その出力がロウレベルに固
定される。したがって、ロウアドレスストローブ信号Ｒ
ＡＳは、タイミング発生回路ＴＧのゲート回路Ｇ２以降
に伝達されない。つまり、アドレスマルチ方式のメモリ
において、実質的なチップ選択信号であるロウアドレス
ストローブ信号ＲＡＳは、このメモリに受け付けられな
い。

基板バイアス電圧発生回路が動作して、その出力電圧−
ｖｂｂの電位が十分低くされると、レベル検出部の検出
出力はハイレベルからロウレベルに変化する。これに応
答して、検出回路ＶＣの出力ｖＳはロウレベルとされる
。これによって、ノアゲート回路Ｇ２はインバータ回路
として働＜、シたがって、ノアゲート回路Ｇ２は、その
一方の入力であるロウアドレスストローブ信号ＲＡＳを
反転した信号を、その出力信号ＲＡＳとして出力する。

なお、半導体ウェハ上に完成されたＲＡＭのブロービン
グにおけるストレステスト等を実現するため、ブロービ
ングテスト時、ゲート回路Ｇ１と抵抗Ｒとの間に接続さ
れたパッドＰにプローブから電源電圧Ｖｃｃのようなハ
イレベル（論理“１”）が供給される。これにより、ノ
アゲート回路Ｇ１の出力信号ＶＳは、上記基板バイアス
電圧−Ｖｂｂに無関係にロウレベルにされる。これに応
じて、ノアゲート回路Ｇ２の出力信号ＲＡＳは、外部端
子から供給されるアドレスストローブ信号ＲＡＳに従っ
たレベルされる。これによって、上記ブロービング時に
は、上記アドレスストローブ信号τＡＳをロウレベルに
することによって、基板電位とは無関係にＲＡＭのアク
セスを行わせることが可能にされる。バラｌ−Ｐは、必
要に応じて、特にブロービングテスト時に検出回路ＶＣ
の機能を停止させるものである。

この実施例では、電源投入により基板バイアス発生回路
ＶＧＧが動作を開始して、その基板バイアス電圧−ｖｂ
ｂが所定の電位以下に低下させられる迄の間、その実質
的なチップ選択信号であるロウアドレスストローブ信号
ＲＡＳの入力が禁止されるため、基板電位が正電位等に
されている不安定状態での内部回路の動作が禁止される
ため、予期しない寄生サイリスタ素子によるラッチアン
プを防止できるものである。なお、ＣＭＯ３回路にあっ
ては、必然的にＮチャンネルＭＯ３ＦＥＴとＰチャンネ
ルＭＯＳ　Ｆ　ＥＴ及びウェル領域からなる寄生サイリ
スタ素子が構成されるが、そのレイアウトが適当に設定
ささることによって、上記のように電源投入直後に基板
の電位が正の電位にされただけで直ちにラッチアップが
生じることはない。

〔効　果〕

（１１ＣＭ　ＯＳ回路を含む半導体メモリにおいて、基
板バイアス電圧発生回路を内蔵させることにより、動作
の高速化やマイノリティキャリアの影響を防止するとと
もに、素子間の寄生ＭＯＳ　Ｆ　ＥＴの発生を防止でき
るとともに、基板バイアス電圧をモニターして所望の電
位にされるまでの同円部回路の動作を禁止させることに
より、電源投入時でのラッチアンプを確実に防止するこ
とができるという効果が得られる。

（２）パッドを設けて、ブロービング時に上記モニター
出力を無効にさせることにより、半導体メモリのストレ
ステストを実施することができるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、基板バイアス回路は、チップ非選択状態におけ
るリーク電流を補うような微少電流供給能力しか持たな
い回路と、メモリアクセス時に比較的大きな電流供給能
力を持つ回路とにより構成することによって、スタンバ
イ状態での低消費電力化を図るものであってもよい。発
振回路は、リングオシレータに限られず、例えば原発振
回路の出力を受けるクロックパルス発生回路のような信
号発生回路であってもよい。

第２図に示した電圧検出回路ＶＣは、これに限定されな
い。レベルクランプ用のＮチャンネルＭＯ３ＦＥＴＱ５
７を省略するものであってもよい。

この場合、ＮチャンネルＭＯＳＦＥＴＱ５Ｂのゲートに
、回路の接地電位が供給される。また、ＰチャンネルＭ
ＯＳＦＥＴＱ５６に代え、ポリシリコン層からなる高抵
抗を用いるものであってもよい、ノアゲ”−ト回路Ｇｌ
は、ブロービング時の検出回路ＶＣの停止機能を省略し
、つまりパルスＰ及び抵抗Ｒを省略し、インバータ回路
としてもよい。この場合、検出回路ＶＣの出力とタイミ
ング発生回路の入力との間に、適当なゲート回路を挿入
することによって、上記と同様なブロービング時の検出
回路ＶＣの停止機能を付加することができる。例えば、
上記ゲート回路は、検出回路ＶＣの出力を一方の入力と
し、高抵抗Ｒを介した接地電位を他方の入力とし、かつ
この他方の入力にパッドＰが接続されたナンド（ＮＡＮ
Ｄ）ゲート回路と、この出力を受けるインバータ回路で
あってもよい。このゲート回路の形態は、タイミング発
生回路ＴＧの初段のロウアドレスストローブ信号ＲＡＳ
を受けるゲート回路の形態に応じて変更されてもよい。

パッドＰは、メモリの外部端子として使用されてもよく
、またプロービングの時にのみ用いる、例えば外部端子
として用いられないパッドであってもよい。

ノアゲート回路Ｇ２が外部端子から受ける信号は、ロウ
アドレスストローブ信号ＲＡＳに限られず、実質的なチ
ップ選択信号であればよい。

この実質的なチップ選択信号を受けるノアゲート回路Ｇ
２は、タイミング発生回路ＴＧ内に設ける必要はなく、
タイミング発生回路ＴＧのＲＡＳ系の信号を受ける初段
の回路でなくてもよい。０Ｍ０５回路のラッチアップが
生じないようなレイアウト等をすることによって、変更
できる。

基板バイアスにおける基板は制限的でない。例えば、半
導体基板に形成されたウェル領域にバックバイアス電圧
が加えられる場合、そのウェル領域が基板バイアスにお
ける基板とみなされる。

半導体メモリそれ自体が一個の独立した半導体基板に形
成されているか否かは、本質的では無い。

１つの半導体基板上に、例えばマイクロプロセッシング
ユニソトのような回路とともに形成される半導体メモリ
もまた、本発明で言う意味の半導体メモリを構成する。

さらに、ダイナミック型ＲＡＭのメモリセルの読み出し
動作に必要とされる基準電圧は、ダミーセルを用いて形
成するものであってもよい。また、上記ダイナミック型
ＲＡＭを構成する他の周辺回路の具体的回路構成は、種
々の実施形態を採ることができるものである。例えば、
アドレス信号は、それぞれ独立した外部端子から供給す
るものであってもよい。この場合には、チップ選択信号
によってその動作／非動作の制御が行われる。自動リフ
レッシュ回路は、特に必要とされるものではない。

上記基板バイアス回路が内蔵される半導体メモリは、上
記ダイナミック型ＲＡＭの他、上記基板にバックバイア
スが供給されることによって、基板上に形成されるＭＯ
ＳＦＥＴの寄生容量が減らされることによる動作の高速
化や素子間に構成される寄生ＭＯ３ＦＥＴのしきい値電
圧が高くできるから、高密度に素子が形成されるスタテ
ィック型ＲＡＭ、各種ＲＯＭ等であってもよい。

〔利用分野〕

この発明は、ＣＭＯＳ回路と基板バ・イアスミ圧発生回
路を具備する各種半導体メモリに広く利用できる。さら
に、この発明は、０Ｍ０５回路と基板バイアス電圧発注
回路を具備する半導体装置であって、実質的なチップ選
択ＣＭＯ５又は回路の起動信号によって、スタンバイ（
又はスリーブ）状態がとかれ、内部回路が実質的な動作
を開始するような半導体装置（例えばマイクロコンピュ
ータ等）にも利用することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 第２図は、その基板バイアス発生回路と電圧検出回路及
びタイミング発生回路に含まれる入力回路の一実施例を
示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦ
   ＥＴとの組み合わせで構成されたＣＭＯＳ回路と、発振
   出力信号を受けて基板にバックバイアス電圧を供給する
   基板バイアス発生回路と、上記基板バイアス電圧発生回
   路の出力電圧を受ける電圧検出回路と、この電圧検出回
   路の検出出力により上記バイアス電圧が所望の電圧に到
   達するまでの間外部端子から供給される実質的なチップ
   選択信号の受け付けを禁止する入力回路とを具備するこ
   とを特徴とする半導体装置。 ２、上記電圧検出回路は、そのゲートが回路の接地電位
   に結合され、そのソースが基板バイアス電圧に従った電
   圧が供給されたＭＯＳＦＥＴと、このＭＯＳＦＥＴのド
   レインに設けらた負荷手段とを含むものであることを特
   徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記入力回路は、パッドに与えられた電圧信号によ
   って、上記電圧検出回路の検出信号を無効にする機能を
   持つものであることを特徴とする特許請求の範囲第１又
   は第２項記載の半導体装置。 ４、上記ＣＭＯＳ回路は、ダイナミック型ＲＡＭにおけ
   る周辺回路を構成するものであることを特徴とする特許
   請求の範囲第１、第２又は第３項記載の半導体装置。