JPS62114348A - Bit synchronizing circuit - Google Patents

Abstract

PURPOSE:To perform bit synchronization independently of duty distortion by detecting the form of the duty distortion of a non-return-to-zero (NRZ) signal to select one clock from the kinds of clocks synchronized with the level change of the NRZ signal. CONSTITUTION:The direct NRZ signal from a terminal 101 and the NRZ signal passing an inverter A01 are supplied to FFs A02 and A03 respectively. The clock synchronized with the rise of the NRZ signal from zero to one is supplied to a data terminal D of the FF A02, and the Q output of the FF A02 goes to a high level synchronously with the rise of the NRZ signal. A bit signal synchronized with the rise of the NRZ signal is outputted from a synchronizing circuit A04. Similarly, a bit signal synchronized with the fall of the NRZ signal is outputted by the FF A03 whose data terminal D the clock synchronized with the fall of the NRZ signal is applied to, a bit synchronizing circuit A05, etc. Phases of both bit signals are compared with each other by an FF A06, and one bit signal having the leading phase is outputted. By this constitution, bit synchronization of the NRZ signal having 2:1 or 1:2 duty distortion is possible.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ボケ・ノド・ベルおよびベージングなどに利
用されるＮ　Ｒ’　Ｚデジタル信号のデコーダ回路の中
に含まれるビット同期回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a bit synchronization circuit included in a decoder circuit for N R'Z digital signals used for blurring, throat bells, paging, and the like.

〔概要〕〔overview〕

本発明は、ＮＲＺ信号のレベル変化時刻に同期した位相
を有するクロック信号を生成するビア）同期回路におい
て、 マーク時間長またはスペース時間長のいずれかが１ビツ
ト長より長い期間に発生するレベル変化に対して同期す
る位相を有するクロック信号を生成することにより、 デユーティ歪に起因するビット同期の不能状態の発生を
防止することができるようにしたものである。The present invention provides a via synchronization circuit that generates a clock signal having a phase synchronized with the level change time of an NRZ signal, in which a level change that occurs during a period in which either the mark time length or the space time length is longer than 1 bit length. By generating a clock signal having a phase that is synchronized with the clock signal, it is possible to prevent bit synchronization failure caused by duty distortion.

〔従来の技術〕[Conventional technology]

従来例ビット同期回路では、Ｎ　ＲＺ　（Ｎｏｎｒｅｔ
ｕｒｎ−ｔｏ−ｚｅｒｏ）信号のデータの変化点すなわ
ちＮＲＺ信号が０から１に変化する立ち上がりの点およ
び１から０に変化する立ち下がりの点の両方の変化点で
読み込み用クロックの位相を合わせてビット同期を行っ
ていた（以下、ＮＲＺ信号とその読み込み用クロックの
位相との同期をピント同期という。）。In the conventional bit synchronization circuit, N RZ (Nonret
The phase of the reading clock is adjusted at both the data change points of the NRZ signal, that is, the rising point where the NRZ signal changes from 0 to 1, and the falling point where the NRZ signal changes from 1 to 0. Bit synchronization was performed (hereinafter, synchronization between the NRZ signal and the phase of its reading clock is referred to as focus synchronization).

第５図に従来例ビット同期回路の構成を示す。FIG. 5 shows the configuration of a conventional bit synchronization circuit.

第５図で、入力端子３０１はＮＲＺ信号を入力する端子
、論理素子ＣＯＩはＮＲＺ信号を反転させるインバータ
、フリップフロップＣＯ２およびＣＯ３は遅延型フリッ
プフロップで、端子りに入力された情報を端子Ｃに入力
されたクロックの立ち上がりのタイミングで端子ｄに伝
え、端子ｄには端子りに入力された反転情報が出力され
る。また、端子Ｒはリセット端子で、この端子の入力が
高レベルになると端子ｄからの出力は高レベルにリセッ
トされる。端子３０７および３０８の入力は常時高レベ
ルに設定される。論理素子ＣＯ４は二人カナンド素子で
ある。ビット同期回路ＣＯ５は端子３０２がら入力した
ＮＲＺ信号のデータ変化点に対してビット同期を行う回
路で、端子３０５からはＮＲＺ信号読み込み用クロック
が出力される。端子３０３からはフリップフロップＣＯ
２およびＣＯ３をリセットするリセットパルスが出力さ
れる。ビット同期回路ＣＯ５の構成を第６図に示す。In Fig. 5, an input terminal 301 is a terminal for inputting an NRZ signal, a logic element COI is an inverter that inverts the NRZ signal, and flip-flops CO2 and CO3 are delay type flip-flops, which input information input to the terminal C to the terminal C. It is transmitted to the terminal d at the rising timing of the input clock, and the inverted information input to the terminal 2 is outputted to the terminal d. Further, the terminal R is a reset terminal, and when the input to this terminal becomes a high level, the output from the terminal d is reset to a high level. Inputs at terminals 307 and 308 are always set to high level. Logic element CO4 is a two-canand element. The bit synchronization circuit CO5 is a circuit that performs bit synchronization with respect to the data change point of the NRZ signal inputted from the terminal 302, and a clock for reading the NRZ signal is output from the terminal 305. From terminal 303, flip-flop CO
A reset pulse is output that resets 2 and CO3. FIG. 6 shows the configuration of the bit synchronization circuit CO5.

いま、入力端子３０１から入力されたＮＲＺ信号が「０
」　（低レベル）から「ｌ」　（高レベル）に変化する
とフリップフロップＣＯ２のｄ出力は低レベルになり、
論理素子ＣＯ４の出力は高レベルになる。また、入力端
子３０１から入力されたＮＲＺ信号が「１」から「０」
に変化するとフリップフロップＣＯ３のｄ出力が低レベ
ルになり、同様に論理素子ＣＯ４の出力は高レベルにな
る。ビット同期回路ＣＯ５では、入力端子３０１から入
力されたＮＲＺ信号のデータの立ち上がりと立ち下がり
との両方の変化点に対してビット同期が行われる。Now, the NRZ signal input from the input terminal 301 is "0".
” (low level) to “l” (high level), the d output of flip-flop CO2 becomes low level,
The output of logic element CO4 becomes high level. Also, the NRZ signal input from the input terminal 301 changes from "1" to "0".
When the d output of the flip-flop CO3 changes to a low level, the output of the logic element CO4 similarly becomes a high level. In the bit synchronization circuit CO5, bit synchronization is performed for both the rising and falling points of data of the NRZ signal input from the input terminal 301.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このような従来例ビット同期回路は１ビツト長の間にＮ
　ＲＺ信号のデータの変化点が２個以上あるときはその
ＮＲＺ信号は正規の信号ではなく雑音であると見なし、
ビット同期を行わない。ところが、各種伝送路を通過し
た後のＮＲＺ信号はその伝送路の通過帯域制限により完
全な方形波出力とはなり得す、歪をもった波形に変形し
ている。Such a conventional bit synchronization circuit has N
When there are two or more data change points in an RZ signal, the NRZ signal is considered to be noise rather than a regular signal.
No bit synchronization. However, the NRZ signal after passing through various transmission paths is deformed into a distorted waveform that could not be a perfect square wave output due to the passband limitations of the transmission path.

この歪をもった波形をコンパレータを通して波形成形す
る際に、コンパレータの闇値の設定値によっては元のＮ
ＲＺ信号に対してデユーティ歪を生じることになる。こ
のデユーティ歪により１ビツト長間に２個のデータ変化
点をもつことになるので、このようなデユーティ歪を有
するＮＲＺ信号に対してはビット同期が行えない欠点が
ある。When waveform-shaping this distorted waveform through a comparator, depending on the dark value setting of the comparator, the original N
This will cause duty distortion to the RZ signal. Due to this duty distortion, there are two data change points in one bit length, so there is a drawback that bit synchronization cannot be performed for an NRZ signal having such duty distortion.

第７図にデユーティ歪が発生する過程を示す。FIG. 7 shows the process by which duty distortion occurs.

第７図で（Ｄ３）および（Ｄ５）に示す波形がデユーテ
ィ歪を有する出力波形である。符号８１〜Ｈ５は高レベ
ルを示し、符号Ｌｌ−Ｌ５は低レベルを示す。符号ｔ。The waveforms shown in (D3) and (D5) in FIG. 7 are output waveforms having duty distortion. Codes 81 to H5 indicate high levels, and codes L1 to L5 indicate low levels. Code t.

−ｔ８は第・１図の各点における時刻を示し、時刻Ｌ０
から時刻ｔ４までの時間（ｔ４−ｔｏ）が１ビツト長の
周期である。（Ｄｌ）に示した波形のＮＲＺ信号が帯域
制限された伝送路を通過すると、例えば（Ｄ２）に示す
歪をもった波形に変形する。この（Ｄ２）に示す波形を
波形整形する際に闇値ＴＨＩ〜ＴＨ３で比較を行うと、
それぞれ（Ｄ３）〜（Ｄ５）に示す波形が得られる。（
Ｄ３）の高レベルは時間（ｔｓ　　　Ｌｉ）で１ビツト
長より短いので１ビツト長内に２個のデータ変化点をも
つ場合がある。また、（Ｄ５）の７氏レベルも時間（ｔ
ｌｌ　　ｔｔ）で１ビツト長より　・短いので、１ビツ
ト長内に２個のデータ変化点をもつ。（Ｄ４）はデユー
ティが一対一のデユーティ歪のない出力波形である。す
なわち、ＮＲＺ信号の出力波形に少しでもデユーティ歪
を生じる１ビツト長内に２個のデータ変化点が生じ、従
来例ビ・ノド同期回路では、ビット同期を行わなくなる
欠点があった。-t8 indicates the time at each point in Figure 1, and time L0
The time from t4 to time t4 (t4-to) is a period of 1 bit length. When the NRZ signal having the waveform shown in (Dl) passes through a band-limited transmission path, it is transformed into a distorted waveform as shown in (D2), for example. When performing waveform shaping on the waveform shown in (D2), when comparing the dark values THI to TH3,
Waveforms shown in (D3) to (D5) are obtained, respectively. (
Since the high level of D3) is shorter than one bit length in time (ts Li), there may be two data change points within one bit length. In addition, the level of Mr. 7 in (D5) also takes time (t
ll tt) is shorter than 1 bit length, so there are two data change points within 1 bit length. (D4) is an output waveform with a one-to-one duty ratio and no duty distortion. That is, there are two data change points within one bit length that cause even the slightest duty distortion in the output waveform of the NRZ signal, and the conventional bit/node synchronization circuit has the disadvantage that bit synchronization is not performed.

本発明はこのような欠点を除去するもので、デユーティ
歪にかかわらずビット同期が行えるビソト同期回路を提
供することを目□的とする。The present invention aims to eliminate these drawbacks, and aims to provide a bisothosynchronous circuit that can perform bit synchronization regardless of duty distortion.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、到来するＮＲＺ信号のレベルの変化時刻に同
期した位相を有するクロック信号を生成するビット同期
回路において、ＮＲＺ信号の一方のレベルから他方のレ
ベルに変化する時刻に同期した位相を有する第一のクロ
ック信号を生成する第一のクロック同期回路と、このＮ
ＲＺ信号の他方のレベルから一方のレベルに変化する時
刻に同期した位相を有する第二のクロック信号を生成す
る第二のクロック同期回路と、上記ＮＲＺ信号のデユー
ティ歪の形態を検出する検出手段と、この検出手段の出
力に基づいて、上記第一のクロック１３号および第二の
クロック信号のいずれか一方を選択する選択手段とを備
えたことを特徴とする。The present invention provides a bit synchronization circuit that generates a clock signal having a phase synchronized with the time of change in the level of an incoming NRZ signal. a first clock synchronization circuit that generates one clock signal;
a second clock synchronization circuit that generates a second clock signal having a phase synchronized with the time when the RZ signal changes from the other level to the one level; and a detection means that detects the form of duty distortion of the NRZ signal. , and selection means for selecting either the first clock signal 13 or the second clock signal based on the output of the detection means.

〔作用〕[Effect]

通過帯域制限のある伝送路を経由して到来したＮＲＺ信
号は完全な方形波ではない。これを波形成形する際に、
元のＮＲＺ信号に対してデユーティ歪が生ずる。このデ
ユーティ歪により１ビツト長間に２個のレベル変化点を
有するＮＲＺ信号は正規の信号ではなく雑音と見なされ
てビット同期が行われない。An NRZ signal arriving via a transmission path with a limited passband is not a perfect square wave. When shaping this into a waveform,
Duty distortion occurs to the original NRZ signal. Due to this duty distortion, an NRZ signal having two level change points within one bit length is regarded as noise rather than a regular signal, and bit synchronization is not performed.

ところが、本発明では、マーク時間長およびスペース時
間長とｌビ・ノド長とが検出手段で比較されて、デユー
ティ歪の形態が検出される。例えば、マーク時間の立上
りの時刻に同期したクロック信号およびマーク時間の立
下りの時刻（すなわち、スペース時間の開始時刻）に同
期したクロック信号とがクロック同Ｍ回路で生成され、
マーク時間が１ビツト長より長ければ、マーク時間の立
上りの時刻に同期したクロック信号が選択され、また短
かければ、マーク時間の立下りの時刻に同期したクロッ
ク信号が選択される。However, in the present invention, the mark time length, space time length, and lbi-nod length are compared by the detection means to detect the form of duty distortion. For example, a clock signal synchronized with the rising time of the mark time and a clock signal synchronized with the falling time of the mark time (i.e., the start time of the space time) are generated by a clock signal M circuit,
If the mark time is longer than one bit length, a clock signal synchronized with the rising edge of the mark time is selected, and if it is shorter, a clock signal synchronized with the falling edge of the mark time is selected.

〔実施例〕〔Example〕

以下、本発明実施例回路を図面に基づいて説明する。 Hereinafter, a circuit according to an embodiment of the present invention will be explained based on the drawings.

第１図は本発明実施例回路の構成を示すブロック構成図
である。入力端子１０１はＮＲＺ信号が入力する端子で
あり、フリップフロップ八０２およびＡＯ３は遅延型フ
リップフロップで、端子りの情報を端子Ｃに入力された
クロックの立ち上がりのタイミングで端子Ｑに伝える。FIG. 1 is a block configuration diagram showing the configuration of a circuit according to an embodiment of the present invention. Input terminal 101 is a terminal to which an NRZ signal is input, and flip-flops 802 and AO3 are delay type flip-flops that transmit information on the terminal to terminal Q at the rising timing of the clock input to terminal C.

また、端子Ｒはリセット端子でこれが高レベルになると
端子Ｑの出力が低レベルにリセットされる。ここで、端
子１０２および１０３の入力は常時高レベルに設定され
ている。ＮＲＺ信号のデータ変化点のうちビット同期回
路ＡＯ４は立ち上がりに対し、またビット同期回路ＡＯ
５は立ち下がりに対してビット同期を行う回路で、端子
１０４および１０６はデータ変化点の入力端子、端子１
０５および１０７はビット同期回路ＡＯ２およびＡ０３
をリセットするリセットパルスの入力端子であり、また
端子１０８および１０９はビット同期が行われた後のＮ
ＲＺ信号読み込み用クロックの出力端子である。フリッ
プフロップ４０６は遅延型フリップフロップで、端子り
の情報を端子Ｃに入力されたクロックのへち上がりのタ
イミングで端子Ｑに伝える。また、端子ｄからは端子Ｑ
の出力の反転出力が出力され、論理素子へ０７、＾ｏ８
および＾０９は二人力のナンド素子である。出力端子１
１０はＮＲＺ信号読み込み用クロックの出力端子である
。Further, the terminal R is a reset terminal, and when it becomes high level, the output of the terminal Q is reset to low level. Here, the inputs of terminals 102 and 103 are always set at high level. Of the data change points of the NRZ signal, the bit synchronization circuit AO4 responds to the rising edge, and the bit synchronization circuit AO
5 is a circuit that performs bit synchronization with respect to the falling edge, terminals 104 and 106 are input terminals of data change points, and terminal 1
05 and 107 are bit synchronization circuits AO2 and A03
Terminals 108 and 109 are the input terminals for the reset pulse that resets N after bit synchronization.
This is the output terminal of the clock for reading the RZ signal. The flip-flop 406 is a delay type flip-flop, and transmits information on the terminal to the terminal Q at the rising timing of the clock input to the terminal C. Also, from terminal d, terminal Q
The inverted output of the output is output and sent to the logic element 07, ^o8
and ^09 is a two-man Nando element. Output terminal 1
10 is an output terminal of a clock for reading the NRZ signal.

入力端子１０１から入力されたＮＲＺ信号がｒＯＪ（低
レベル）から「１」　（高レベル）に変化すると、フリ
ップフロップＡＯ２の端子Ｑの出力が高レベルに変わり
、端子１０４に入力するビット同期回路ＡＯ４では、端
子１０４の入力に対し端子１０８の出力の位相が同期す
るようにビット同期が行われる。When the NRZ signal input from input terminal 101 changes from rOJ (low level) to "1" (high level), the output of terminal Q of flip-flop AO2 changes to high level, and bit synchronization circuit AO4 input to terminal 104 changes. In this case, bit synchronization is performed so that the phase of the output of the terminal 108 is synchronized with the input of the terminal 104.

同様に、入力端子１０１の入力が「１」からｒＯＪに変
化すると、論理素子へ０１で反転されてフリップフロッ
プＡＯ３のＣ端子の入力はｒＯＪがら「Ｉ」に変化する
ので、このときフリップフロップＡＯ３のＣ端子の出力
が高レベルに変わり、端子１０６に入力する。ビット同
期回路ＡＯ５では、ビット同期回路ＡＯ４と同様にビッ
ト同期が行われて、端子１０６の入力に端子１０９の出
力の位相が同期するようにビット同期が行われる。フリ
ップフロップＡＯ６では、端子１０８からの出力と端子
１０９からの出力の位相が比較される。端子１０８から
の出力の位相が端子１０９からの出力の位相よりも進ん
でいる場合には、フリップフロップＡＯ６の端子Ｑに高
レベルが出力されるので、出力端子１１０には端子１０
８からの出力の波形が出力される。また、端子１０８か
らの出力の位相が端子１０９からの出力の位相よりも遅
れている場合には、フリップフロップＡＯ６の端子ｄに
高レベルが出力されるので、出力端子１１０には端子１
０９からの出力の波形が出力される。端子１０８からの
出力と端子１０９からの出力との位相の差は入力端子１
０１に入力するＮＲＺ信号のデユーティ歪によって生ず
るものであり、フリップフロップＡＯ６および論理素子
ＡＯ７〜ＡＯ９はＮＲＺ信号のデユーティ歪に基づいて
端子１０８からの出力と端子１０９からの出力の一方を
選択する。Similarly, when the input to the input terminal 101 changes from "1" to rOJ, it is inverted at 01 to the logic element, and the input to the C terminal of the flip-flop AO3 changes from rOJ to "I". The output of the C terminal changes to high level and is input to the terminal 106. In the bit synchronization circuit AO5, bit synchronization is performed similarly to the bit synchronization circuit AO4, and bit synchronization is performed so that the phase of the output of the terminal 109 is synchronized with the input of the terminal 106. In flip-flop AO6, the phases of the output from terminal 108 and the output from terminal 109 are compared. When the phase of the output from the terminal 108 is ahead of the phase of the output from the terminal 109, a high level is output to the terminal Q of the flip-flop AO6.
The waveform of the output from 8 is output. Furthermore, if the phase of the output from the terminal 108 lags behind the phase of the output from the terminal 109, a high level is output to the terminal d of the flip-flop AO6.
The waveform of the output from 09 is output. The phase difference between the output from terminal 108 and the output from terminal 109 is input terminal 1.
The flip-flop AO6 and logic elements AO7 to AO9 select either the output from the terminal 108 or the output from the terminal 109 based on the duty distortion of the NRZ signal.

第６図はビット同期回路ＡＯ４およびＡＯ５の構成を示
す。第１図の端子１０４および１０６は第６図の端子２
０１に、第１図の端子１０５および１０７は第６図の端
子２０２に、第１図の端子１０８および１０９は第６図
の端子２１２にそれぞれ対応する。第６図でフリップフ
ロップ８０２．８０３　、ＢＯ６および８２１〜Ｂ２３
は遅延型フリップフロップで、その動作は前記の遅延型
フリップフロップと同様である。論理素子８０４．８０
７．８０８　、Ｂｌｌ〜Ｂ１４およびＢ１８は二人カナ
ンド素子である。論理素子８１５〜Ｂ１７、Ｂ２０　、
Ｂ２４およびＢ２５は二人カノア素子である。FIG. 6 shows the configuration of bit synchronization circuits AO4 and AO5. Terminals 104 and 106 in FIG. 1 are terminals 2 in FIG.
01, terminals 105 and 107 in FIG. 1 correspond to terminal 202 in FIG. 6, and terminals 108 and 109 in FIG. 1 correspond to terminal 212 in FIG. 6, respectively. In FIG. 6, flip-flops 802, 803, BO6 and 821 to B23
is a delay type flip-flop, and its operation is similar to the delay type flip-flop described above. logic element 804.80
7.808, Bll-B14 and B18 are two-canand elements. Logic elements 815 to B17, B20,
B24 and B25 are two-person Kanoa elements.

また、カウンタＢＩＯの端子２０３はクロックの入力端
子、端子２０４はカウンタのリセット端子、端子２０５
〜２０７はこのカウンタのリセットパルスを発生させる
出力端子で、端子２０６から１／２ビツト長周期で短い
リセットパルスが出力される。端子２０５からは１／２
ビツト長よりやや短い周期のリセットパルスが、端子２
０７からは１／２ビツト長よりやや長い周期で短いリセ
ットパルスがそれぞれ出力される。比較回路ＢＯ９はＮ
ＲＺ信号の位相とＮＲＺ信号読み込み用クロックの位相
とを比較する回路で、ＮＲＺ信号のデータの位相情報が
端子２０８から入力され、ＮＲＺ信号読み込み用クロッ
クの位相情報が端子２１１および２１５から入力される
。この位相情報の両者が比較され、同期をとるためにＮ
ＲＺ信号読み込み用クロックの位相を進めたい場合には
、端子２０９からの出力を低レベルとし、一方遅らせた
い場合には、端子２１０からの出力を低レベルにする。Further, a terminal 203 of the counter BIO is a clock input terminal, a terminal 204 is a reset terminal of the counter, and a terminal 205
207 is an output terminal for generating a reset pulse for this counter, and a short reset pulse is outputted from the terminal 206 with a 1/2 bit long period. 1/2 from terminal 205
A reset pulse with a cycle slightly shorter than the bit length is sent to terminal 2.
From 07 onwards, short reset pulses are output with a cycle slightly longer than 1/2 bit length. Comparison circuit BO9 is N
This is a circuit that compares the phase of the RZ signal and the phase of the NRZ signal reading clock, and the phase information of the NRZ signal data is input from the terminal 208, and the phase information of the NRZ signal reading clock is input from the terminals 211 and 215. . Both pieces of phase information are compared, and N
When it is desired to advance the phase of the RZ signal reading clock, the output from the terminal 209 is set to a low level, and when it is desired to be delayed, the output from the terminal 210 is set to a low level.

端子２１３の入力は常時高いレベルに設定されている。The input to terminal 213 is always set at a high level.

端子２１４はカウンタＢＩＯを進ませるためのクロック
の入力端子である。A terminal 214 is a clock input terminal for advancing the counter BIO.

第６図で、端子２０１にＮＲＺ信号のデータ変化点が検
出されず、したがって端子２０Ｂの入力に変化が現われ
ないときは、端子２０９および２１０の出力は共に高レ
ベルになり、論理素子Ｂ１６　、Ｂ１７およびＢｌｌ〜
Ｂ１５のゲートにより端子２０４へは端子２０６からの
リセットパルスが伝達される。次に、端子２０１にＮＲ
Ｚ信号のデータ変化点が検出されると、比較回路ＢＯ９
でＮＲＺ信号読み込み用クロックとの間で位相が比較さ
れ、両者の位相差を縮めるためにＮＲＺ信号読み込み用
クロックの位相を進めたい場合は端子２０９からの出力
を低レベルにし、遅らせたい場合は端子２１０からの出
力を低レベルにする。端子２０９からの出力が低レベル
で端子２１０からの出力が高レベルのときに、論理素子
Ｂ１６　、Ｂ１７および８１１〜Ｂ１５のゲートにより
端子２０４へは端子２０７からのリセットパルスが伝達
される。また、端子２１０からの出力が低レベルで端子
２０９からの出力が高レベルのときは、同様に端子２０
４へは端子２０５からのリセットパルスが伝達される。In FIG. 6, when the data change point of the NRZ signal is not detected at the terminal 201 and therefore no change appears at the input of the terminal 20B, the outputs of the terminals 209 and 210 both become high level, and the logic elements B16 and B17 and Bll~
A reset pulse from the terminal 206 is transmitted to the terminal 204 by the gate of B15. Next, connect NR to terminal 201.
When the data change point of the Z signal is detected, the comparison circuit BO9
The phase is compared with the NRZ signal reading clock, and if you want to advance the phase of the NRZ signal reading clock to reduce the phase difference between the two, set the output from terminal 209 to a low level, and if you want to delay it, set the output from terminal 209 to a low level. 210 to a low level. When the output from terminal 209 is at a low level and the output from terminal 210 is at a high level, a reset pulse from terminal 207 is transmitted to terminal 204 by the gates of logic elements B16, B17 and 811-B15. Similarly, when the output from terminal 210 is low level and the output from terminal 209 is high level,
A reset pulse from the terminal 205 is transmitted to the terminal 4.

また、１ビツト長内のデータ変化点の数が２個以上ある
ときは、論理素子８０６〜ＢＯ８で論理素子８０８の出
力が低レベルになり、論理素子Ｂ１１−８１８のゲート
で端子２０４へは端子２０６からのリセットパルスが伝
達される。端子２０４に入力されるリセットパルスはフ
リップフロップＢ２１にも入力され、さらにフリップフ
ロップＢ２２およびＢ２３で位相が調整され、最終的に
はフリップフロップＢ２２の端子Ｑからの出力が端子２
１２から出力される。論理素子Ｂ２４　、Ｂ２５　、Ｂ
Ｏ５およびＢＯ４は各種タイミングパルスを端子２１５
．２１１および２０２に供給する。Furthermore, when there are two or more data change points within one bit length, the output of logic element 808 becomes low level in logic elements 806 to BO8, and the output to terminal 204 at the gate of logic elements B11 to 818 becomes low level. A reset pulse from 206 is transmitted. The reset pulse input to the terminal 204 is also input to the flip-flop B21, and the phase is further adjusted by the flip-flops B22 and B23.Finally, the output from the terminal Q of the flip-flop B22 is output to the terminal 2.
It is output from 12. Logic elements B24, B25, B
O5 and BO4 connect various timing pulses to terminal 215.
．． 211 and 202.

第２図、第３図および第４図に第１図の各点における波
形を示す。Ｈａｌ　’１ｌａ５　、！−１ｂｌ　〜ｔｌ
ｂ４およびＨｃｌ　〜１Ｉｃ５は高レベルを示し、Ｌａ
１〜Ｌａ５、Ｌａ１〜Ｌａ５およびＬｃｌ　％ＬＣ５は
低レベルを示す。波形（Ｅａｌ）　、（Ｅｂｌ）および
（Ｅｃｌ）はＮＲＺ信号出力波形を示し、第７図の（Ｄ
３）、（Ｄ４）および（Ｄ５）のそれぞれに対応する。FIGS. 2, 3, and 4 show waveforms at each point in FIG. 1. Hal '1la5,! -1bl ~tl
b4 and Hcl~1Ic5 show high levels, La
1-La5, La1-La5 and Lcl%LC5 indicate low levels. Waveforms (Eal), (Ebl) and (Ecl) indicate the NRZ signal output waveforms, and (D
3), (D4) and (D5), respectively.

いま、第１図の端子１０１に波形（Ｅａｔ）が入力する
と、端子１０４．１０８．１０６および１０９での波形
はそれぞれ波形（Ｅａ２）、（Ｅａ３）　、（Ｅａ４）
および（Ｅａ５）になる。同様に、波形（Ｅｂｌ）に対
し端子１０４．１０８．１０６および１０９での波形は
それぞれ波形（Ｅｂ２）　、（Ｅｂ３）　、（Ｅｂ４）
および（Ｅｂ３）になり、入力信号の波形（Ｅｅｌ）に
対し端子１０４．１０Ｂ　、１０６および１０９の波形
はそれぞれ波形（Ｅｃ２）　、（Ｈｃ３）　、（ＥＣ４
）および（Ｅｃ５）になる。第２図より第１図の端子１
１０からの出力は波形（Ｅａ５）が選択され、第４図よ
り端子１１０からの出力は波形（Ｅｃ３）が選択される
。Now, when a waveform (Eat) is input to the terminal 101 in Fig. 1, the waveforms at the terminals 104, 108, 106 and 109 are waveforms (Ea2), (Ea3), and (Ea4), respectively.
and (Ea5). Similarly, for the waveform (Ebl), the waveforms at terminals 104, 108, 106 and 109 are waveforms (Eb2), (Eb3), and (Eb4), respectively.
and (Eb3), and the waveforms of terminals 104.10B, 106 and 109 are respectively waveforms (Ec2), (Hc3) and (EC4) with respect to the input signal waveform (Eel).
) and (Ec5). Terminal 1 in Figure 1 from Figure 2
The waveform (Ea5) is selected for the output from the terminal 10, and from FIG. 4, the waveform (Ec3) is selected for the output from the terminal 110.

〔発明の効果〕〔Effect of the invention〕

本発明は以上説明したように、ＮＲＺ信号のデータ変化
点を立ち上がりの場合と立ち下がりの場合に分けて別々
にビット同期が行われるので、従来のビット同期回路で
はＮＲＺ信号のデユーティ歪に対してビット同期が行え
なかったものが、原理的に２：１または１：２までのデ
ユーティ歪を有するＮＲＺ信号に対してもビット同期が
行える効果がある。As explained above, in the present invention, the data change points of the NRZ signal are divided into the rising edge and the falling edge, and bit synchronization is performed separately. Although bit synchronization could not be performed, there is an effect that bit synchronization can be performed even for NRZ signals having a duty distortion of up to 2:1 or 1:2 in principle.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明実施例回路の構成を示す回路接続図。 第２図、第３図および第４図は本発明実施例回路の動作
を示す波形図。 第５図は従来例回路の構成を示す回路接続図。 第６図は第１図および第５図に示すビット同期回路の構
成を示す回路接続図。 第７図はデユーティ歪の発生の過程を示す説明図。 １０１．３０１・・・入力端子、１０２〜１０９．２０
１〜２１５．３０２．３０３．３０５　、３０７．３０
Ｂ・・・端子、１１０．３０６出力端子、ＡＯ２、＾０
３　、ＡＯ６、ＢＯ２，８０３，８２１〜Ｂ２３、Ｃ０
２、ＣＯ３・・・フリップフロップ、ＡＯＩ、ＡＯ７〜
ＡＯ９、ＢＯＩ　５ＢＯ４、Ｂ０５、Ｂ０７、ＢＯ８、
Ｂｌｌ〜Ｂ２０、Ｂ２４　、Ｂ２５　、ＣＯＩ　、ＣＯ
４・・・論理素子、ＡＯ４、ＡＯ５、ＣＯ５・・・ビッ
ト同期回路。 大患例の動作 系　２　図 大九例の動作 元３図 九ｍ剖の動作 藁　４　図 従来例の構機 蔦　５　ロ デューティ歪危生５１匣 ′Ｍ　７　閃FIG. 1 is a circuit connection diagram showing the configuration of a circuit according to an embodiment of the present invention. FIGS. 2, 3, and 4 are waveform diagrams showing the operation of the circuit according to the embodiment of the present invention. FIG. 5 is a circuit connection diagram showing the configuration of a conventional circuit. FIG. 6 is a circuit connection diagram showing the configuration of the bit synchronization circuit shown in FIGS. 1 and 5. FIG. FIG. 7 is an explanatory diagram showing the process of generating duty distortion. 101.301...Input terminal, 102-109.20
1~215.302.303.305, 307.30
B...terminal, 110.306 output terminal, AO2, ^0
3, AO6, BO2, 803, 821-B23, C0
2. CO3...Flip-flop, AOI, AO7~
AO9, BOI 5BO4, B05, B07, BO8,
Bll~B20, B24, B25, COI, CO
4...Logic element, AO4, AO5, CO5...Bit synchronization circuit. Operation system of a major case 2 Figure 9 origin of operation 3 Figure 9-meter autopsy operation 4 Figure conventional example mechanism 5 Roduty distortion danger 51 box'M 7 Flash

Claims (1)

【特許請求の範囲】[Claims] （１）到来するＮＲＺ信号のレベルの変化時刻に同期し
た位相を有するクロック信号を生成するビット同期回路
において、 ＮＲＺ信号の一方のレベルから他方のレベルに変化する
時刻に同期した位相を有する第一のクロック信号を生成
する第一のクロック同期回路と、このＮＲＺ信号の他方
のレベルから一方のレベルに変化する時刻に同期した位
相を有する第二のクロック信号を生成する第二のクロッ
ク同期回路と、 上記ＮＲＺ信号のデューティ歪の形態を検出する検出手
段と、 この検出手段の出力に基づいて、上記第一のクロック信
号および第二のクロック信号のいずれか一方を選択する
選択手段と を備えたことを特徴とするビット同期回路。(1) In a bit synchronization circuit that generates a clock signal having a phase synchronized with the time of change in the level of an incoming NRZ signal, a first clock signal having a phase synchronized with the time of change of the level of the NRZ signal from one level to the other level. a first clock synchronous circuit that generates a clock signal; and a second clock synchronous circuit that generates a second clock signal having a phase synchronized with the time when the NRZ signal changes from the other level to the one level. , comprising a detection means for detecting the form of duty distortion of the NRZ signal, and a selection means for selecting either the first clock signal or the second clock signal based on the output of the detection means. A bit synchronization circuit characterized by: