JPS62114045A - Address mode control system - Google Patents
Address mode control systemInfo
- Publication number
- JPS62114045A JPS62114045A JP60254027A JP25402785A JPS62114045A JP S62114045 A JPS62114045 A JP S62114045A JP 60254027 A JP60254027 A JP 60254027A JP 25402785 A JP25402785 A JP 25402785A JP S62114045 A JPS62114045 A JP S62114045A
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- JP
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- address
- register
- tag
- monitor
- virtual machine
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- Pending
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
主記憶装置のアクセスに複数のアドレスモードを持ち、
仮想計算機を実行する計算機におけるアドレスモードの
制御方式である。仮想計算機のアドレスモードと、モニ
タプログラムのアドレスモードが異なる場合に、モニタ
プログラムで仮想計算機の実行を代行するために仮想計
算機領域にアクセスする場合には、仮想計算機のアドレ
スモードに切り換える必要があるので、アドレスレジス
タに対応するタグビットをレジスタに保持し、タグで指
定されているアドレスレジスタを使って主記憶装置にア
クセスする場合には、仮想計算機のアドレスモードに切
り換える。以上の制御によりモニタプログラムが仮想計
算機のアドレスモードを考慮して制御するためのオーバ
ヘッドが減少される。[Detailed Description of the Invention] [Summary] A main storage device having multiple address modes for accessing the main memory,
This is a method for controlling the address mode in a computer that executes a virtual machine. If the address mode of the virtual machine and the address mode of the monitor program are different, and the monitor program accesses the virtual machine area in order to execute the execution of the virtual machine, it is necessary to switch to the address mode of the virtual machine. , the tag bit corresponding to the address register is held in the register, and when accessing the main memory using the address register specified by the tag, the address mode is switched to the virtual machine address mode. The above control reduces the overhead required for the monitor program to perform control in consideration of the address mode of the virtual machine.
本発明は、主記憶装置のアクセスに複数のアドレスモー
ｌ′を持Ｉつ、仮想Ｉｌ＋′１’／ ａを実行する計算
機におけるアドレスモード
計算機において、別のｌ ＤＩ Ｉ−の仮想的な計算機
システム、いわゆる仮想計算機を制御する方式はよく知
られている。The present invention provides an address mode computer in a computer that has a plurality of address modes for accessing the main memory and executes a virtual Il+'1'/a, in which a virtual computer system of another IDI I- is used. , a method for controlling so-called virtual machines is well known.
その場合に各仮想計算機は、実計算機の仮想計算機制御
用のモニタプｒ−１グラム（以下において、ＶＭモニタ
という）の制御１：にあり、ＶＭモニクによって制御を
渡された仮想旧算機が、実計算機の中央処理装置で実行
される。In that case, each virtual computer is in the control 1 of the monitor program r-1 program (hereinafter referred to as VM monitor) for virtual computer control of the real computer, and the virtual old computer to which control is transferred by the VM monitor is Executed by the central processing unit of the real computer.
仮想計算機では、その仮想システムのオペレーティング
システムが、仮想、′ｉｌ算機のシステム管理を実行す
るが、その制御の結果が、他の仮想計算機に影響する可
能性がある。１、うなものについては、ＶＭモニタが介
入する等にＪニー＞て、実ｄ１算機システム全体の保全
性を１１１１ （、’ｉする必要がある。In a virtual computer, the operating system of the virtual system executes system management of the virtual computer, but the results of its control may affect other virtual computers. 1. Regarding such things, it is necessary to ensure the integrity of the entire real computer system by intervening with the VM monitor, etc.
しかし、このような介入Ｃよ一般に、制御コ１１オーバ
ヘッドを増加して、仮想計算機の性能を低下させる要因
になり易い。However, such intervention C generally increases the overhead of the control processor 11 and tends to be a factor in degrading the performance of the virtual machine.
〔従来の技術と発明が解決しようとする問題点〕第２図
は、計算機システムの一構成例を示すブロック図である
。[Prior art and problems to be solved by the invention] FIG. 2 is a block diagram showing an example of the configuration of a computer system.
中央処理装置】は主記憶装置２上のＶＭモニタ３のプロ
グラムを実行して、仮想計算機ごとに割り当てた仮想計
算機領域４にあるプログラムに制御を渡すことにより、
仮想計算機を稼動する。The central processing unit] executes the program of the VM monitor 3 on the main storage device 2 and transfers control to the program in the virtual machine area 4 allocated for each virtual machine.
Run the virtual machine.
公知のように、中央処理装置１には複数のアドレスモー
ドを持つ場合がある。即ち、例えば第１のアドレスモー
ドではアドレスの有効ビット長を２４ビツト （例えば
２４ビツトモードという）とし、第２のモードでは有効
ビット長を３１ビツト （例えば３１ビツトモードとい
う）とする。As is well known, the central processing unit 1 may have a plurality of address modes. That is, for example, in the first address mode, the effective bit length of the address is 24 bits (for example, referred to as 24-bit mode), and in the second mode, the effective bit length is 31 bits (for example, referred to as 31-bit mode).
中央処理装置１には、上記のような複数のアドレスモー
ドのうち、プログラムの実行時に使用する１アドレスモ
ードを指定する情報として、プログラム状態語（以下に
おいてＰＳＷという）５に例えば指定ビット１２を設け
、そのオン／オフで上記第１及び第２のアドレスモード
を指定する。The central processing unit 1 is provided with, for example, a designation bit 12 in the program status word (hereinafter referred to as PSW) 5 as information that designates one address mode to be used when executing a program among the plurality of address modes as described above. , the first and second address modes are specified by turning them on or off.
公知のように、命令の実行により主記憶装置２にアクセ
スする場合の記憶アドレスは、命令レジスタ１８に保持
する命令のオペランドのアドレスレジスタ指定部１９と
変位部２０により指定される。As is well known, the storage address when accessing the main storage device 2 by executing an instruction is specified by the address register specifying section 19 and the displacement section 20 of the operand of the instruction held in the instruction register 18.
即ち、アドレスレジスタ指定部１９で指定される汎用レ
ジスタ群１４のルジスタの内容に、変位部２０の変位値
、及び要すれば別に指定されるインデクス値等をアドレ
ス加算器２１で加えた出力アドレス値をアクセス制御部
１０へ転送する。That is, the output address value is obtained by adding the displacement value of the displacement section 20 and, if necessary, an index value specified separately, etc., to the contents of the register of the general-purpose register group 14 specified by the address register specification section 19 by the address adder 21. is transferred to the access control unit 10.
こ＼で、アドレスモードの指定ビット１２により、所定
のビット長部分を有効アドレスとして指定するために、
指定ビット１２の信号を制御線１１によりアクセス制御
部１０に人力する。Here, in order to specify a predetermined bit length part as a valid address using address mode specification bit 12,
The signal of the designated bit 12 is manually input to the access control unit 10 via the control line 11.
仮想計算機においても、中央処理装置１の前記機構を使
用して指定することにより、稼動する仮想計算機で使用
する任意のアドレスモードを指定することができる。Even in a virtual machine, by specifying it using the mechanism of the central processing unit 1, it is possible to specify any address mode to be used in the operating virtual machine.
前記のように、仮想計算機の所要の処理については、Ｖ
Ｍモニタ３が介入してシミュレ−１・する必要があり、
その場合公知のように、ＶＭモニタへの制御の移行にお
いて例えばＶＭクラッチ２がセントされることにより、
ＰＳＷ５及び汎用レジスタ群１４等に代わって、ＶＭモ
ニタ用のＰＳＷ１５及び汎用レジスタ群１６等が有効化
される。As mentioned above, for the necessary processing of the virtual machine, V
It is necessary for M monitor 3 to intervene and perform simulation 1.
In that case, as is well known, when the control is transferred to the VM monitor, for example, the VM clutch 2 is activated.
In place of the PSW 5 and the general-purpose register group 14, the VM monitor PSW 15, general-purpose register group 16, and the like are enabled.
ＶＭモニタ３も一方のアドレスモード、例えば３１ビツ
トモード、で実行するように構成され、その場合にはＰ
ＳＷ１５の指定ビット１７は３１ビツトモードに設定さ
れている。VM monitor 3 is also configured to run in one address mode, e.g. 31-bit mode, in which case P
Designation bit 17 of SW15 is set to 31-bit mode.
しかし、ＶＭモニタ３が仮想計算機の処理を代行するた
めに、仮想計算機領域４にアクセスする場合には、仮想
計算機で指定しているアドレスモードによってアドレス
を生成する必要がある。However, when the VM monitor 3 accesses the virtual machine area 4 in order to perform processing on behalf of the virtual machine, it is necessary to generate an address in accordance with the address mode specified by the virtual machine.
このために、ＶＭモニタ３が主記憶装置２の仮想計算機
領域４にアクセスする場合には、仮想計算機のアドレス
モードを識別して、そのアドレスモードに変更するか、
又はそれと等価なアドレス処理を行う等の必要があり、
このオーバヘッドが仮想計算機制御の効率を低下させて
いた。For this reason, when the VM monitor 3 accesses the virtual machine area 4 of the main storage device 2, it identifies the address mode of the virtual machine and changes to that address mode, or
Or, it is necessary to perform equivalent address processing, etc.
This overhead reduced the efficiency of virtual machine control.
第１図は、本発明の構成を示すブロック図である。 FIG. 1 is a block diagram showing the configuration of the present invention.
図において、３０はタグ１／ジスタ、３１はアクセス検
出部である。In the figure, 30 is a tag 1/register, and 31 is an access detection section.
タグレジスタ３０は、各汎用レジスタに対応するタグビ
ットを有し、ＶＭモニタ３によって予め所要のビットが
セットされている。The tag register 30 has tag bits corresponding to each general-purpose register, and required bits are set in advance by the VM monitor 3.
アクセス検出部３１は、ＶＭモニタの実行時に、通常は
ＰＳＷ１５の指定ピッｌ−１７を制御線１１へ出力して
いるが、タグレジスタ３ｏで指定されている汎用レジス
タが、命令のアドレスレジスタ指定部１９で指定される
ことを検出すると、仮想計算機のＰＳＷ５の指定ピッ目
２の悟りを出力する。The access detection unit 31 normally outputs the designated pin l-17 of the PSW 15 to the control line 11 when executing the VM monitor, but the general-purpose register designated by the tag register 3o is the address register designated part of the instruction. When it detects that it is specified by 19, it outputs the enlightenment of the specified pitch 2 of PSW 5 of the virtual machine.
以上により、ＶＭモニタ３の実行中における仮想計算機
領域アクセス時、アドレスモードが自動的に切り換えら
れ、アドレスモードを考慮した処理によるオーバへ、ド
が除かれる。As described above, when the virtual machine area is accessed during execution of the VM monitor 3, the address mode is automatically switched, and overflow due to processing that takes the address mode into consideration is eliminated.
第１図において、中央処理装置１のＰＳＷ５．１５、ア
クセス制御部１０等は、以下に述べる他は従来と同様に
動作するものとする。In FIG. 1, it is assumed that the PSW 5.15 of the central processing unit 1, the access control unit 10, etc. operate in the same manner as in the prior art except as described below.
タグレジスタ３０は、各汎用レジスタに対応する例えば
１６個のタグビットを保持し、ＶＭモニタ３は、その処
理中に仮想計算機領域にアクセスするための記↑ａアド
レスを保持するアドレスレジスタとなる予定の汎用レジ
スタ （ＶＭモニタ用の汎用レジスタ）に対応するタグ
ビットを、予めオンにセットしておく。The tag register 30 holds, for example, 16 tag bits corresponding to each general-purpose register, and the VM monitor 3 is planned to be an address register that holds the address ↑a for accessing the virtual machine area during processing. The tag bit corresponding to the general-purpose register (general-purpose register for VM monitor) is set on in advance.
アクセス検出部３１では、タグレジスタ３０のタグビッ
トを、例えば命令のアドレスレジスタ指定部１９の制御
によって選択器３３により選択することにより、タグレ
ジスタ３０で指定されている汎用レジスタの１つが、命
令のアドレスレジスタ指定部１９で指定されることを検
出する。In the access detection unit 31, one of the general-purpose registers specified in the tag register 30 is selected by the selector 33 under the control of the instruction address register specification unit 19, for example, by selecting the tag bit of the tag register 30. It is detected that the address register designation unit 19 designates the address register.
この選択器３３の出力と、仮想計算機のＰＳＷ５の指定
ピッ１〜１２との論理積により、仮想計算機で指定して
いるアドレスモードを制御線１１を経てアクセス制御部
ＩＯへ人力する。By logically multiplying the output of the selector 33 and the designated pins 1 to 12 of the PSW 5 of the virtual machine, the address mode designated by the virtual machine is manually input to the access control unit IO via the control line 11.
アクセス制御部１０は従来のように、制御線１１の信号
によって指定されるピノｌ−長のアドレスをアドレス加
算器２１から受は取っ−ζ、主記憶装置２に対するアク
セスを制御する。As in the prior art, the access control section 10 receives from the address adder 21 the pinot-length address specified by the signal on the control line 11, and controls access to the main memory 2.
以上により、ＶＭモニタ３の実行中において、仮想計算
機領域にアクセスする場合に、仮想計算機のアドレスモ
ードを考慮し゛ζアドレスを処理する必要が無くなり、
制御の効率を改善することができる。As a result of the above, when accessing the virtual machine area while the VM monitor 3 is running, there is no need to consider the address mode of the virtual machine and process the 'ζ address.
Control efficiency can be improved.
以上の説明から明らかなよ・うに、仮想計算機を稼動す
る計算機システムにおいて、ＶＭモニタにおける仮想計
算機のアドレスモードを考慮した制御が削減され、仮想
ｄｉ算機制御のオーバヘッドを減少することができるの
で、仮想計算機の性能を向上するという著しい工業的効
果がある。As is clear from the above explanation, in a computer system that runs a virtual machine, the control that takes into account the address mode of the virtual machine in the VM monitor can be reduced, and the overhead of virtual computer control can be reduced. It has a significant industrial effect of improving the performance of virtual machines.
第１図は本発明の実施例構成ブロック図、第２図は従来
の一構成例ブロック図である。
図において、
１は処理装置 ２は主記憶装置、３はＶＭモニ
タ、 ４は仮想計算機領域、５．１５はｐｓｗ。
１０はアクセス制御部、
１２．１７は指定ビット、
１４．１６は汎用レジスタ群、
１９はアドレスレジスタ指定部、
２０は変位部、 ２１はアドレス加算器、２２
はＶＭラッチ、 ３０はタグレジスタ、特開１１Ｈ
Ｇ２−１１４０４５（４）
従来の一構成例ブロック図
第２図
本発明の実施例構成ブロック図
第１図FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of an example of a conventional configuration. In the figure, 1 is a processing unit, 2 is a main storage device, 3 is a VM monitor, 4 is a virtual computer area, and 5.15 is a psw. 10 is an access control section, 12.17 is a specified bit, 14.16 is a general-purpose register group, 19 is an address register specification section, 20 is a displacement section, 21 is an address adder, 22
is the VM latch, 30 is the tag register, JP-A-11H
G2-114045 (4) Figure 2: Block diagram of a conventional configuration example Figure 1: Block diagram of an embodiment of the present invention
Claims (1)
アドレスレジスタを有し、該記憶アドレスの有効ビット
長の異なる複数のアドレスモードを有し、仮想計算機及
び該仮想計算機を制御するモニタプログラムを実行する
計算機において、該アドレスレジスタ（１６）を個別に
指定するタグビットを保持するタグレジスタ（３０）、
及び、上記モニタプログラムで実行される命令のオペラ
ンドアドレスにより、該タグビットで指定されるアドレ
スレジスタが指定されたことを検出する手段（３１）を
設け、 該検出手段の出力信号により、上記アドレスモードを上
記仮想計算機の使用するアドレスモードに切り換えるよ
うに構成されていることを特徴とするアドレスモード制
御方式。[Scope of Claims] A virtual computer and a virtual computer having an address register that holds a storage address used for main storage access, having a plurality of address modes with different effective bit lengths of the storage address, and controlling the virtual computer. In a computer that executes a monitor program, a tag register (30) that holds tag bits that individually specify the address register (16);
and means (31) for detecting that the address register specified by the tag bit is designated by the operand address of the instruction executed by the monitor program, and the address mode is determined by the output signal of the detecting means. An address mode control method characterized in that the address mode is configured to switch to an address mode used by the virtual machine.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254027A JPS62114045A (en) | 1985-11-13 | 1985-11-13 | Address mode control system |
| AU64878/86A AU571377B2 (en) | 1985-11-13 | 1986-11-06 | Main storage access control system |
| CA000522328A CA1280829C (en) | 1985-11-13 | 1986-11-06 | Main storage access control system for virtual computing function system |
| DE8686308805T DE3688177T2 (en) | 1985-11-13 | 1986-11-12 | MAIN MEMORY ACCESS CONTROL DEVICE FOR VIRTUAL COMPUTER FUNCTION ARRANGEMENT. |
| EP86308805A EP0223551B1 (en) | 1985-11-13 | 1986-11-12 | Main storage access control system for virtual computing function system |
| BR8605598A BR8605598A (en) | 1985-11-13 | 1986-11-12 | CONTROL SYSTEM OF ACCESS TO MAIN MEMORY FOR A VIRTUAL COMPUTER FUNCTION SYSTEM |
| KR1019860009592A KR910001447B1 (en) | 1985-11-13 | 1986-11-13 | Main storage access control system for virtual computing function system |
| US06/929,796 US4782443A (en) | 1985-11-13 | 1986-11-13 | Main storage control system for virtual computing function system with plural address modes in main storage access operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254027A JPS62114045A (en) | 1985-11-13 | 1985-11-13 | Address mode control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114045A true JPS62114045A (en) | 1987-05-25 |
Family
ID=17259218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254027A Pending JPS62114045A (en) | 1985-11-13 | 1985-11-13 | Address mode control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114045A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413634A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Virtual computer system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5576447A (en) * | 1978-12-01 | 1980-06-09 | Fujitsu Ltd | Address control system for software simulation |
-
1985
- 1985-11-13 JP JP60254027A patent/JPS62114045A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5576447A (en) * | 1978-12-01 | 1980-06-09 | Fujitsu Ltd | Address control system for software simulation |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6413634A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Virtual computer system |
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