JPS62113245A - Operation monitoring device for signal processor - Google Patents
Operation monitoring device for signal processorInfo
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- JPS62113245A JPS62113245A JP60253423A JP25342385A JPS62113245A JP S62113245 A JPS62113245 A JP S62113245A JP 60253423 A JP60253423 A JP 60253423A JP 25342385 A JP25342385 A JP 25342385A JP S62113245 A JPS62113245 A JP S62113245A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3024—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]
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Abstract
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、７グナルプロセサの動作監視装置に関する。[Detailed description of the invention] (Industrial application field) The present invention relates to an operation monitoring device for a 7-signal processor.
（従来の技術）
従来、この徨のシグナルプロセサの動作監視装置では動
作中のシグナルプロセサにおいて本来の信号処理とは別
の複数のインストラクションにょシ出力される出力信号
パターンと、正常動作時に予想筋れる出力信号パターン
とを外部回路で比較することによシ実施していた。この
ため外部回路での負荷が大きくなシやっかいなものとな
っていた。(Prior art) Conventionally, this signal processor operation monitoring device monitors the output signal pattern that is output by a signal processor in operation using multiple instructions other than the original signal processing, and the pattern that can be expected during normal operation. This was done by comparing the output signal pattern with an external circuit. For this reason, the load on the external circuit is large and troublesome.
（発明が解決しようとする問題点）
上述した従来のシグナルプロセサの動作監視装置では、
本来とは別の出力信号パターンと正常な出力信号パター
ンとを外部回路で比較しているため、外部回路での負荷
が大きいという欠点がある。(Problems to be Solved by the Invention) In the conventional signal processor operation monitoring device described above,
Since an output signal pattern different from the original one and a normal output signal pattern are compared in an external circuit, there is a drawback that the load on the external circuit is large.
本発明の目的は、監視用スタートインストラクションと
ストップインストラクションとを任意に設定し、離れた
２つのインストラクション間に実行されるべきインスト
ラクションの実行時間で発生するシステムクロックを計
数してシグナルプロセサの動作を判定することにより上
記欠点を除去し、シグナルプロセサの真の動作監視を簡
単に行うことができるように構成したシグナルプロセサ
の動作監視装置を提供することにある。An object of the present invention is to determine the operation of a signal processor by arbitrarily setting a monitoring start instruction and a stop instruction, and counting system clocks generated during the execution time of an instruction to be executed between two distant instructions. It is an object of the present invention to provide a signal processor operation monitoring device configured to eliminate the above-mentioned drawbacks and to easily monitor the true operation of a signal processor.
（問題点を解決するための手段）
本発明によるシグナルプロセサの動作監視装置は第１の
レジスタと、プログラムカウンタと、第１の比較回路と
、第２のレジスタと、第２の比較回路と、制御回路と、
計数回路と、第３のレジスタと、第３の比較回路と、第
４のレジスタと、第４の比較回路と、論理積回路と、反
転回路と、監視信号発生回路とを具備し、スタートイン
ストラクションの実行からストップインストラクション
の実行までの間に発生する７ステムクロツクの数を計数
して出力することができるように構成したものである。(Means for Solving the Problems) A signal processor operation monitoring device according to the present invention includes a first register, a program counter, a first comparison circuit, a second register, a second comparison circuit, a control circuit;
It includes a counting circuit, a third register, a third comparison circuit, a fourth register, a fourth comparison circuit, an AND circuit, an inversion circuit, and a monitoring signal generation circuit, and includes a start instruction. The number of 7-stem clocks generated during the period from the execution of the instruction to the execution of the stop instruction can be counted and output.
第１のレジスタは、インストラクション制御により信号
を処理するシグナルプロセサの正常１ｔｈ作時に使用さ
れる動作監視用のスタートインストラクショ／を格納し
たメモリアドレスを格納するためのものである。The first register is for storing a memory address storing a start instruction / for operation monitoring used during normal 1th operation of a signal processor that processes signals by instruction control.
プログラムカウンタは、シグナルプロセサが動作してい
るときに次に実行すべきインストラクションが格納され
ているメモリアドレスを示すためのものである。The program counter indicates the memory address where the next instruction to be executed is stored when the signal processor is operating.
第１の比較回路は、第１のレジスタの出力とプログラム
カウンタの出力とを比較して両出力が一致するときに一
致信号を出力するためのものである。The first comparison circuit compares the output of the first register and the output of the program counter, and outputs a match signal when the two outputs match.
第２のレジスタは、シグナルプロセサの正常動作時に使
用される動作監視用のストップインストラクションを格
納したメモリアドレスを格納するためのものである。The second register is for storing a memory address storing a stop instruction for operation monitoring used during normal operation of the signal processor.
第２の比較回路は、第２のレジスタの出力とプログラム
カウンタの出力とを比較して、上記両者が一致するとき
に一致信号を出力するためのものである。The second comparison circuit compares the output of the second register and the output of the program counter, and outputs a match signal when the two match.
制御回路は、第１および第２の比較回路の出方を入力し
て制御信号を発生するためのものである。The control circuit receives the outputs of the first and second comparison circuits and generates a control signal.
計数回路は、制御回路から出力される制御信号に応じて
システムクロックを計数するためのものである。The counting circuit is for counting system clocks according to a control signal output from the control circuit.
第３のレジスタは、シグナルプロセサの正常動作時に予
想される計数回路の計数値出力の最大値全格納するため
のものである。The third register is for storing all the maximum values of the count value output of the counting circuit expected during normal operation of the signal processor.
第３の比較回路は、計数回路の出力と第３のレジスタの
出力とを比較して前者の出力が後者の出力よりも小さい
ときには％ＩＩを出力するためのものである。The third comparison circuit compares the output of the counting circuit and the output of the third register and outputs %II when the former output is smaller than the latter output.
第４のレジスタは、シグナルプロセサの正常勤作時に予
想される計数回路の最小値を格納するためのものである
。The fourth register is for storing the minimum value of the counting circuit expected during normal operation of the signal processor.
第４の比較回路は、計数回路の出力と第４のレジスタの
出力とを比較して、前者の出力が後者の出力よυも大き
いときに１１１を出力するためのものである。The fourth comparison circuit compares the output of the counting circuit and the output of the fourth register, and outputs 111 when the output of the former is larger than the output of the latter by υ.
論理状回路は第３および第４の比較回路の出力を入力し
て論理績を求めるためのものである。The logic circuit is for inputting the outputs of the third and fourth comparison circuits to obtain a logic result.
反転回路は、論理積回路の出力を反転するためのもので
ある。The inverting circuit is for inverting the output of the AND circuit.
監視信号発生回路は、反転回路の出力と論理積回路の出
力とを入力し、論理積回路の出力が“１”のときには％
ＩＩを出力し、反転回路の出力が−１１のときには％Ｏ
＃を出力するためのものである。The monitoring signal generation circuit inputs the output of the inverting circuit and the output of the AND circuit, and when the output of the AND circuit is "1", the output is %.
II, and when the output of the inversion circuit is -11, %O
It is for outputting #.
（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は、本発明によるシグナルプロセサの動作監視装
置の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a signal processor operation monitoring device according to the present invention.
第１図において本発明はプログラムカラｙりｌと、第１
のレジスタ２と、第１の比較回路３と、第２のレジスタ
４と、第２の比較回路５と、制御回路６と、計数回路フ
と、第３のレジスタ９と、第３の比較回路１０と、第４
のレジスタ１１と、第４の比較回路１２と、論理状回路
１３と、反転回路１４と、監視信号発生回路１５とから
構成される。In FIG.
register 2, first comparison circuit 3, second register 4, second comparison circuit 5, control circuit 6, counting circuit F, third register 9, and third comparison circuit 10 and the fourth
The circuit includes a register 11, a fourth comparison circuit 12, a logic circuit 13, an inversion circuit 14, and a supervisory signal generation circuit 15.
シグナルプロセサが動作していれば、プログラムカウン
タ１は次に実行すべきインストラクションが格納されて
いるメモリアドレスを示している。If the signal processor is operating, program counter 1 indicates the memory address where the next instruction to be executed is stored.
シグナルプロセサが正常に動作していれば、あらかじめ
任意に設定することができる実行すべき監視用のスター
トインストラクションのアドレスを第１のレジスタ２に
格納する。第１の比較回路３では、プログラムカウンタ
１の出力（内容）と第１のレジスタ２の出力とを比較し
、両者が一致していれば一致信号１１＃制御回路６に出
力する。If the signal processor is operating normally, the address of a start instruction for monitoring to be executed, which can be arbitrarily set in advance, is stored in the first register 2. The first comparison circuit 3 compares the output (content) of the program counter 1 and the output of the first register 2, and if they match, outputs a match signal 11# to the control circuit 6.
一方、シグナルプロセサが正常に動作していれば、あら
かじめ任意に設定することができる実行すべき監視用の
ストップインストラクションのアドレスを第２のレジス
タ４に格納する。第２の比較回路５では、プログラムカ
ウンタｌの出カド第２のレジスタ４の出力とを比較し、
両者が一致していれば一致信号１１＃を制御回路６に出
力する。On the other hand, if the signal processor is operating normally, the second register 4 stores the address of a monitoring stop instruction to be executed, which can be arbitrarily set in advance. The second comparison circuit 5 compares the output of the program counter l with the output of the second register 4,
If both match, a match signal 11# is output to the control circuit 6.
制御回路６から出力される制御信号は第１の比較回路３
の出力が％１＃になったときに“１”に設定され、第２
の比較回路４の出力が“１”になった時点でｔＯｌに設
定される。The control signal output from the control circuit 6 is sent to the first comparator circuit 3.
is set to “1” when the output of
When the output of the comparison circuit 4 becomes "1", it is set to tOl.
計数回路フでは、制御回路６から出力される制御信号を
入力するとともに、制御信号が“１”のときに入力端子
８よシ入力されるシステムクロックを計数し、制御信号
がｔＯｌのときにはその内容を保持している。The counting circuit inputs the control signal output from the control circuit 6, counts the system clock input from the input terminal 8 when the control signal is "1", and counts the contents when the control signal is tOl. is held.
第３の比較回路ｌＯでは、あらかじめ設定された監視用
のスタートインストラクションからストップインストラ
クションまで実行するのに要する最大時間の間に発生す
ると予想される最大値を格納した第３のレジスタ９の出
力と計数回路７の出力（計数値）とを比較し、前者が後
者よりも小さい場合には％１Ｎを出力し、大きい場合に
は％ＱＩを出力する。In the third comparator circuit 10, the output of the third register 9 and the count are stored, which store the maximum value expected to occur during the maximum time required for execution from a preset start instruction to a stop instruction for monitoring. The output (count value) of the circuit 7 is compared, and if the former is smaller than the latter, %1N is output, and if larger, %QI is output.
第４のレジスタ１１はあらかじめ設定された監視用のス
タートインストラクションからストップインストラクシ
ョンまでの実行所要最小時間内に発生すると予想される
最小値を格納する。第４の比較回路１２では、第４のレ
ジスタ１１の出力と計数回路７の出力とを比較し、前者
が後者よりも小さい場合にはｔＯｌを出力し、大きい場
合には一１ｌを出力する。The fourth register 11 stores the minimum value expected to occur within the minimum time required for execution from a preset monitoring start instruction to a stop instruction. The fourth comparison circuit 12 compares the output of the fourth register 11 and the output of the counting circuit 7, and if the former is smaller than the latter, it outputs tOl, and if it is larger, it outputs -1l.
したがって、第３の比較回路ｌＯの出力と第４の比較回
路１２の出力との論理積をとるための論理積回路１３の
出力では、計数回路７の出力が予想される最大値と最小
値との間に入っているときのみ１１Ｉとなる。Therefore, in the output of the AND circuit 13 for taking the AND of the output of the third comparator circuit lO and the output of the fourth comparator circuit 12, the output of the counting circuit 7 is the expected maximum value and minimum value. It becomes 11I only when it is between.
監視信号発生回路１５ば、論理状回路１３の出力七輪埋
積回路１３の出力を反転するための反転回路１４の出力
とを入力する。前者が“１”のときには監視信号発生回
路１５から出力される監視信号は％ｌｌに設定され、後
者が％ＩＮの七きにはｔＯｌに設定される。したがって
、監視信号発生回路１５を用いれば、計数回路７の出力
が予想される最大値と最小値との間に入っているときに
は“１”になり、入っていないときには１ＯＮになる監
視信号が得られる。いいかえれば、シグナルプロセサが
正常に動作していれば’ １１になり、シグナルプロセ
サが正常に動作していなければ一〇ｌとなる監視４ｍ号
が得られる。The monitoring signal generating circuit 15 receives the output of the logic circuit 13 and the output of the inverting circuit 14 for inverting the output of the seven-wheel filling circuit 13. When the former is "1", the supervisory signal output from the supervisory signal generating circuit 15 is set to %ll, and when the latter is equal to %IN, it is set to tOl. Therefore, by using the supervisory signal generation circuit 15, a supervisory signal can be obtained that becomes "1" when the output of the counting circuit 7 is between the expected maximum value and minimum value, and becomes 1ON when the output is not within the expected maximum value and minimum value. It will be done. In other words, if the signal processor is operating normally, the monitoring number 4m will be '11, and if the signal processor is not operating normally, it will be 10l.
なお、計数回路７の計数値は一回の計数が終了し、次の
計数が開始される前、例えば、最初のインストラクショ
ンの実行とともにリセットされる。Note that the count value of the counting circuit 7 is reset after one count ends and before the next count starts, for example, at the same time as the first instruction is executed.
（発明の効果）
以上説明したよりに本発明は、監視用スタートインスト
ラクションとストップインストラク７ヨンとを任意に設
定し、相離れた上記一対のインストラクション間に実行
されるべきインストラクションの実行時間に発生するシ
ステムクロックを計数してシグナルプロセサの動作を判
定することによシ、シグナルプロセサの真の動作を簡単
に監視できるという効果がある。(Effects of the Invention) As explained above, the present invention arbitrarily sets a monitoring start instruction and a stop instruction, and generates a monitoring start instruction and a stop instruction at the execution time of an instruction to be executed between a pair of instructions separated from each other. By counting the system clock and determining the operation of the signal processor, the true operation of the signal processor can be easily monitored.
第１図は、本発明によるシグナルプロセサの動作監視装
置の一実施例を示すブロック図である。
ｌ・・・プログラムカウンメ
２．４．９．１１・・・レジスタ
３．５．１０．１２・−−比較回路
６・・・制御回路
７・・・計数回路
８・・・入力端子
１３番・・論理積回路
１４・・・反転回路
１５・・・監視信号発生回路FIG. 1 is a block diagram showing an embodiment of a signal processor operation monitoring device according to the present invention. l...Program counter 2.4.9.11...Register 3.5.10.12...Comparison circuit 6...Control circuit 7...Counting circuit 8...Input terminal No. 13 ...Logic product circuit 14...Inversion circuit 15...Monitoring signal generation circuit
Claims (1)
プロセサの正常動作時に使用される動作監視用のスター
トインストラクションを格納したメモリアドレスを格納
するための第１のレジスタと、前記シグナルプロセサが
動作しているときに次に実行すべきインストラクション
が格納されているメモリアドレスを示すためのプログラ
ムカウンタと、前記第１のレジスタの出力と前記プログ
ラムカウンタの出力とを比較して前記両出力が一致する
ときに一致信号を出力するための第１の比較回路と、前
記シグナルプロセサの正常動作時に使用される動作監視
用のストップインストラクションを格納したメモリアド
レスを格納するための第２のレジスタと、前記第２のレ
ジスタの出力と前記プログラムカウンタの出力とを比較
して前記両出力が一致するときに一致信号を出力するた
めの第２の比較回路と、前記第１および第２の比較回路
の出力を入力して制御信号を発生するための制御回路と
、前記制御回路から出力される前記制御信号に応じてシ
ステムクロックを計数するための計数回路と、前記シグ
ナルプロセサの正常動作時に予想される前記計数回路の
計数値出力の最大値を格納するための第３のレジスタと
、前記計数回路の出力と前記第３のレジスタの出力とを
比較して前記計数回路の出力が前記第３のレジスタの出
力よりも小さいときには“１”を出力するための第３の
比較回路と、前記シグナルプロセサの正常動作時に予想
される前記計数回路の最小値を格納するための第４のレ
ジスタと、前記計数回路の出力と前記第４のレジスタの
出力とを比較して前記計数回路の出力が前記第４のレジ
スタの出力よりも大きいときに“１”を出力するための
第４の比較回路と、前記第３および第４の比較回路の出
力を入力して論理積を求めるための論理積回路と、前記
論理積回路の出力を反転するための反転回路と、前記反
転回路の出力と前記論理積回路の出力とを入力し、前記
論理回路の出力が“１”のときには“１”を出力し、前
記反転回路の出力“１”のときには“０”を出力するた
めの監視信号発生回路とを具備し、前記スタートインス
トラクションの実行から前記ストップインストラクショ
ンの実行までの間に発生するシステムクロックの数を計
数して出力することができるように構成したシグナルプ
ロセサの動作監視装置。A first register for storing a memory address storing a start instruction for operation monitoring used during normal operation of a signal processor that processes signals by instruction control; A program counter for indicating a memory address where an instruction to be executed is stored, and comparing the output of the first register and the output of the program counter, and outputting a match signal when the two outputs match. a second register for storing a memory address storing a stop instruction for operation monitoring used during normal operation of the signal processor; a second comparison circuit for comparing the output of the program counter and outputting a match signal when the two outputs match; and generating a control signal by inputting the outputs of the first and second comparison circuits. a control circuit for counting system clocks in accordance with the control signal output from the control circuit; and a maximum count value output of the counting circuit expected during normal operation of the signal processor. A third register for storing a value compares the output of the counting circuit with the output of the third register, and when the output of the counting circuit is smaller than the output of the third register, "1" a fourth register for storing the minimum value of the counting circuit expected during normal operation of the signal processor; and an output of the counting circuit and the fourth register. a fourth comparison circuit for comparing the output of the counting circuit with the output of the counting circuit and outputting "1" when the output of the counting circuit is larger than the output of the fourth register; an AND circuit for inputting outputs to obtain a logical product; an inverting circuit for inverting the output of the AND circuit; an output of the inverting circuit and an output of the AND circuit; and a supervisory signal generation circuit for outputting "1" when the output of the circuit is "1" and outputting "0" when the output of the inverting circuit is "1", A signal processor operation monitoring device configured to count and output the number of system clocks generated until a stop instruction is executed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253423A JPS62113245A (en) | 1985-11-12 | 1985-11-12 | Operation monitoring device for signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253423A JPS62113245A (en) | 1985-11-12 | 1985-11-12 | Operation monitoring device for signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62113245A true JPS62113245A (en) | 1987-05-25 |
Family
ID=17251185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253423A Pending JPS62113245A (en) | 1985-11-12 | 1985-11-12 | Operation monitoring device for signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62113245A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276349A (en) * | 1988-09-12 | 1990-03-15 | Fujitsu Ltd | Communication controller |
-
1985
- 1985-11-12 JP JP60253423A patent/JPS62113245A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276349A (en) * | 1988-09-12 | 1990-03-15 | Fujitsu Ltd | Communication controller |
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