JPS6211318A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To prevent a racing by controlling surely the order of clock signals inputted to each FF circuit. CONSTITUTION:A clock signal inputted to a terminal CI of a cell 3 including the FF circuit 1 is fed to the terminal CK of the circuit 1 and outputted to a terminal CO via a buffer circuit 2. Such semiconductor integrated circuits C1, C2, C3 constitute a shift register and when inputting the clock signal in the order of terminals 13, 12, 11 to the clock input terminal of each circuit, a data is outputted from a clock output terminal of each circuit in the order of terminals Q3, Q2, Q1.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路に関する。[Detailed description of the invention] Industrial applications The present invention relates to semiconductor integrated circuits.

従来の技術 インパーメ回路、バッフ１回路、フリップフロップ回路
などのゲート回路をセルとし、複数のセルから大きなブ
ロックを構成するビルディングブロック方式による設計
を行う場合、シフトレジスタ回路は第４図のように構成
されることが多い。Conventional technology When designing using a building block method in which gate circuits such as imperme circuits, buffer circuits, flip-flop circuits, etc. are used as cells and large blocks are constructed from multiple cells, the shift register circuit is configured as shown in Figure 4. It is often done.

第４図においてφはクロック信号、３２はバッフ１回路
、Ｄｉｎはデータ入力端子、３１はＤフリップフロップ
回路、Ｑｌ、Ｑ２．Ｑ５　　はデータ出力端子であり、
各フリップフロップ回路ＦＦ、〜ＦＦ、においてＤはデ
ータ入力端子、Ｑはデータ出力端子、ＯＫはクロック入
力端子である。In FIG. 4, φ is a clock signal, 32 is a buffer 1 circuit, Din is a data input terminal, 31 is a D flip-flop circuit, Ql, Q2 . Q5 is a data output terminal,
In each flip-flop circuit FF, -FF, D is a data input terminal, Q is a data output terminal, and OK is a clock input terminal.

クロック信号φに同期して各フリップフロップ回路にク
ロック信号が供給されており、データ入力端子Ｄｉｎに
入力されたデータはφに従って１段ずつ右にシフトされ
、データ出力端子に出力される。矢印６１はデータの流
れ、矢印６２はクロック信号の流れを示している。また
、クロック信号の遅延によるレーシング現象を軽減する
ため、データの流れの逆方向にクロック信号が伝播する
よう各フリップフロップ回路のクロック入力端子間をバ
ッツァ回路３２を介して接続していた。A clock signal is supplied to each flip-flop circuit in synchronization with the clock signal φ, and the data input to the data input terminal Din is shifted to the right one stage at a time according to φ, and is output to the data output terminal. Arrow 61 indicates the flow of data, and arrow 62 indicates the flow of clock signals. Furthermore, in order to reduce the racing phenomenon caused by the delay of the clock signal, the clock input terminals of each flip-flop circuit are connected via the Batzer circuit 32 so that the clock signal propagates in the opposite direction of the data flow.

発明が解決しようとする問題点 しかしながら、自動配置配線を用いてブロックを設計す
る場合は各セルが分散して配置されることが多く、端子
間の配線長にばらつきが生じやすい。そのため、例えば
端子４１から端子４２までの配線が非常に長くなる場合
には、端子４１．４２間の配線遅延が大きくなり、フリ
ップフロップ回路ＦＦ２のクロック信号の変化がフリッ
プフロップ回路ＦＦ３のクロック信号の変化に先行する
場合にはレーシング現象が生じる問題点を有していた。Problems to be Solved by the Invention However, when a block is designed using automatic placement and wiring, each cell is often arranged in a dispersed manner, which tends to cause variations in wiring length between terminals. Therefore, for example, if the wiring from terminal 41 to terminal 42 becomes very long, the wiring delay between terminals 41 and 42 will increase, and the change in the clock signal of flip-flop circuit FF2 will cause the clock signal of flip-flop circuit FF3 to change. There is a problem in that a lacing phenomenon occurs when a change is preceded.

また、フリップフロップ回路とバッファ回路が別々のセ
ルであるため、大きな面積を必要とし、配線接続される
べき端子が増加し、配線が複雑になる問題点も有してい
た。Furthermore, since the flip-flop circuit and the buffer circuit are separate cells, a large area is required, and the number of terminals to be wired increases, resulting in complicated wiring.

本発明はかかる点に鑑みてなされたものであり、面積が
小さく、配線数が少なく、レーシング現象が生じない半
導体集積回路を提供することを目的とする。The present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor integrated circuit which has a small area, a small number of wiring lines, and does not cause the racing phenomenon.

問題点を解決するための手段 本発明の半導体集積回路は、クロック入力用の第１の端
子と出力用の第２の端子を備えたフリップフロップ回路
を有し、前記第１の端子に入力された信号を遅延して第
２の端子から出力するようにしたものである。Means for Solving the Problems A semiconductor integrated circuit of the present invention includes a flip-flop circuit having a first terminal for clock input and a second terminal for output, and a clock input to the first terminal. The delayed signal is output from the second terminal.

作用 本発明は、上記した構成によりクロック信号が各フリッ
プフロップ回路に入力される順序を確実に制御すること
でレーシング現象を防止することができる。Effect of the Invention The present invention can prevent the racing phenomenon by reliably controlling the order in which clock signals are input to each flip-flop circuit with the above-described configuration.

実施例 第１図は本発明の半導体集積回路の一実施例を示す回路
図である。第１図において１はフリップフロップ回路、
２はバッフ１回路、Ｄｌはデータ入力端子、Ｑｌはデー
タ出力端子、ＣＩはクロック入力端子、ＣＯはクロック
出力端子であり、フリップフロップ回路１においてＤｌ
はデータ入力端子、Ｑ２はデータ出力端子、ＧＫはクロ
ック入力端子であり、点線枠内を１つのセル３として構
成する。Embodiment FIG. 1 is a circuit diagram showing an embodiment of the semiconductor integrated circuit of the present invention. In Fig. 1, 1 is a flip-flop circuit;
2 is a buffer 1 circuit, Dl is a data input terminal, Ql is a data output terminal, CI is a clock input terminal, and CO is a clock output terminal.
is a data input terminal, Q2 is a data output terminal, GK is a clock input terminal, and the area within the dotted line frame is configured as one cell 3.

クロック入力端子ＣＩに入力されたクロック信号はセル
内の短い配線によりフリップフロップ回路１のクロック
入力端子ＧＫに供給されており配線による遅延は小さく
し、かつ、この配線の分だけセル間配線を削減している
。また、クロック出力端子ＧＯへはバッフ１回路２を通
して出力されている。従ってクロック入力端子ＯＫにク
ロック信号が入力された後にクロック出力端子１ｏにク
ロック信号が出力される。また、フリップフロップ回路
とバッファ回路が１つのセルとして構成されているため
、２つの回路を別々のセルとして構成するよりも小さな
面積で実現しうる。The clock signal input to the clock input terminal CI is supplied to the clock input terminal GK of the flip-flop circuit 1 through a short wiring within the cell, minimizing the delay caused by the wiring, and reducing the number of inter-cell wiring by this wiring. are doing. Further, the clock signal is output through the buffer 1 circuit 2 to the clock output terminal GO. Therefore, after the clock signal is input to the clock input terminal OK, the clock signal is output to the clock output terminal 1o. Furthermore, since the flip-flop circuit and the buffer circuit are configured as one cell, it can be realized in a smaller area than when the two circuits are configured as separate cells.

第２図は本発明の回路を使用したシフトレジスタ回路で
ある。第２図においてφはクロック信号、Ｄｉｎはデー
タ入力端子、ＣＩ　ｐ　’２　＋　Ｃ５は第１図に実施
例を示した半導体集積回路、Ｑ＋、Ｃｈ、Ｑｓはデー　
　。FIG. 2 shows a shift register circuit using the circuit of the present invention. In FIG. 2, φ is a clock signal, Din is a data input terminal, CI p '2 + C5 is the semiconductor integrated circuit whose embodiment is shown in FIG. 1, and Q+, Ch, and Qs are data input terminals.
.

り出力端子であり、’ｌ　＃　Ｃ２ｓ　Ｃ５においてＣ
Ｉはクロック入力端子、ＧＯはクロック出力端子、Ｄは
データ入力端子、Ｑはデータ出力端子である。ま　　４
だ、第３図はこの回路の動作を示すタイムチャートであ
る。'l # C2s C5 is the output terminal.
I is a clock input terminal, GO is a clock output terminal, D is a data input terminal, and Q is a data output terminal. Ma 4
However, FIG. 3 is a time chart showing the operation of this circuit.

図に示すように各回路のクロック入力端子には端子１３
．端子１２．端子１１の順でクロック信号が入力される
ため、各回路のクロック出力端子からは端子Ｑｓ＋端子
Ｑ２．端子Ｑ１の順でデータ出力が行われる。本回路は
端子間の配線遅延にかかわらず以上の動作を行うため、
自動配置配線を用いた設計で、配線長にばらつきが生じ
た場合でもレーシング現象を生じない。まだ、第４図の
ようケ従来の回路に比較して小さな面積で実現すること
が可能であり、かつ、フリップフロップ回路とベッファ
回路間の配線が不要であるため配線数もシなくなる。As shown in the figure, the clock input terminal of each circuit is terminal 13.
．． Terminal 12. Since the clock signal is input in the order of terminal 11, the clock output terminals of each circuit are terminal Qs+terminal Q2 . Data is output in the order of terminal Q1. This circuit performs the above operation regardless of the wiring delay between the terminals, so
Designed using automatic placement and wiring, no racing phenomenon occurs even if there are variations in wiring length. Still, as shown in FIG. 4, the circuit can be realized in a smaller area than the conventional circuit, and the number of wires is also reduced because there is no need for wires between the flip-flop circuit and the buffer circuit.

発明の詳細 な説明したように、本発明によれば、面積が・」１さく
、配線数が少なく、レーシングが生じない≠導体集積回
路を実現することができ、実用的にきわめて有用である
。As described in detail, according to the present invention, it is possible to realize a conductor integrated circuit that has a smaller area, a smaller number of wires, and no racing, and is extremely useful in practice.

【図面の簡単な説明】 第１図は本発明の一実施例における半導体集積回路の回
路図、第２図は同回路を用いたシフトレジスタ回路の回
路図、第３図は第２図の回路の動作を示すタイムチャー
ト、第４図は従来の半導体集積回路を用いたシフトレジ
スタの回路図である。 １・・・・・・フリップフロップ回路、２・・・・・・
バッファ回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ！フリップフロップ 第２図 第３図 ｌ１[Brief Description of the Drawings] Figure 1 is a circuit diagram of a semiconductor integrated circuit according to an embodiment of the present invention, Figure 2 is a circuit diagram of a shift register circuit using the same circuit, and Figure 3 is the circuit of Figure 2. FIG. 4 is a circuit diagram of a shift register using a conventional semiconductor integrated circuit. 1...Flip-flop circuit, 2...
buffer circuit. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
figure! Flip-flop Figure 2 Figure 3 l1

Claims (1)

【特許請求の範囲】[Claims] クロック入力用の第１の端子と出力用の第２の端子を備
えたフリップフロップ回路を有し、前記第１の端子に入
力された信号を遅延させた信号を第２の端子から出力す
るように構成した半導体集積回路。The flip-flop circuit has a first terminal for clock input and a second terminal for output, and outputs a signal obtained by delaying the signal input to the first terminal from the second terminal. A semiconductor integrated circuit configured in