JPS62108330A - Subtracting circuit - Google Patents

Abstract

PURPOSE:To obtain the absolute value of a difference between a minuend and a subtrahend without requiring any timing control by providing the first and the second adding circuits and a selecting circuit for selecting their outputs. CONSTITUTION:A binary value which has been applied to minuend input terminals 1-4 is inputted to A3-A0 terminals of an adding circuit 18, and also to A3-A0 terminals of an adding circuit 19 after having been converted to a complement on one by inverter circuits 13-16, respectively. In the same way, a binary value which has been applied to subtrahend input terminals 5-8 is inputted to B3-B0 terminals of the circuit 19, and also to B3-B0 terminals of the circuit 18 through inverter circuits 9-12, respectively. A carry-in input terminal 17 is fixed to '0'. In this case, when a minuend is smaller than a subtrahend, a complement of the absolute value of a difference is obtained in an output of S3-S0 terminals of the circuit 18, and a carry-out signal 61 is not outputted. ON the other hand, when the former is larger, a one's complement of the absolute value of a difference is obtained in S3-S1 terminals of the circuit 19, a carry-out signal 62 is not outputted, and also, when both are equal, both the circuits provide an output in the same way. A selecting circuit selects a circuit in accordance with each output, and outputs the absolute value of a difference.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は減算回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a subtraction circuit.

〔従来の技術〕[Conventional technology]

第２図は従来の減算回路の一例を示す回路図である。同
図において、参照符号３６はタイミング信号印加端子、
３７．３８，３９．４０は被減数入力端子、４１．４２
．４３．４４は減数入力端子、４５．４６．４７．４８
はインバーター回路４９はＤ形フリ・ツブフロ・ツブ回
路、５０は４ビ・・ｌＩ・加算回路、５１．５２．５３
．５４はエクスクル−シブノア回路、５５，５６．５７
．５８は差の絶対値の出力端子、５９はキャリーアウト
信号６０はキャリーイン信号を示す。FIG. 2 is a circuit diagram showing an example of a conventional subtraction circuit. In the figure, reference numeral 36 is a timing signal application terminal;
37.38, 39.40 are minuend input terminals, 41.42
．． 43.44 is the subtraction input terminal, 45.46.47.48
The inverter circuit 49 is a D-type free-tub-flow-tub circuit, 50 is a 4-bi...lI-adder circuit, and 51.52.53
．． 54 is exclusive Noah circuit, 55, 56.57
．． Reference numeral 58 indicates an output terminal for the absolute value of the difference, 59 indicates a carry-out signal, and 60 indicates a carry-in signal.

続いて本例の動作について説明する。Next, the operation of this example will be explained.

被減数入力端子３７．３８，３９．４０に印加された２
進値は４ビツト加算回路５０に入力される。減数入力端
子４１．４２．４３．４４に印加された２進値はインバ
ーター回路４５．４６．４７．４８によりそれぞれ１の
補数に変換され、４ピッｌ−加算回路５０に入力される
。４ビ・ソト加算回路５０からキャリ−７′ウド信号５
９が出力されれば、これは４ビ・ソト加算回路にキャリ
ーイン信号を印加すれば４ビツト加算回路５０の出力端
子には差の絶対値が得られることを示しているので、発
振防止のなめにタイミング信号印加端子３６に印加され
るタイミング信号によりＤ形フリ・ソプフロツ１回路４
９に取り込み、キャリーイン信号６０を発生する。４ビ
ツト加算回路５０からのキャリーアラ１−信号５９が出
力されなければ、４ピッ１〜加算回路５０の出力端子に
は差の絶対値の１の補数が得られていることを示してい
るので、エクスクル−シブノア回路５１．５２，５３．
５４により更に１の補数に変換して差の絶対値を得る。2 applied to minuend input terminals 37.38, 39.40
The base value is input to a 4-bit adder circuit 50. The binary values applied to the subtraction input terminals 41 , 42 , 43 , 44 are respectively converted into one's complement numbers by inverter circuits 45 , 46 , 47 , 48 and input to the 4-pill adder circuit 50 . Carry-7' output signal 5 from 4-bit soto adder circuit 50
If 9 is output, this means that if the carry-in signal is applied to the 4-bit adder circuit 50, the absolute value of the difference will be obtained at the output terminal of the 4-bit adder circuit 50, so oscillation prevention can be done. The timing signal applied to the timing signal application terminal 36 causes the D-type free sopflotz 1 circuit 4
9 and generates a carry-in signal 60. If the carry-a-ra 1 signal 59 from the 4-bit adder circuit 50 is not output, this indicates that the 1's complement of the absolute value of the difference is obtained at the output terminals of the 4-bit adder circuit 50. , exclusive Noah circuits 51, 52, 53.
54, it is further converted into one's complement to obtain the absolute value of the difference.

し発明が解決しようとする問題点〕 上述した従来の減算回路は、演算の結果に応じてキャリ
ーアウト信号をキャリーイン信号にフィードパ・ツクさ
せるために発振防止の７９１１７０７１回路が必要とな
っているので、被減数または減数の変化に応じてタイミ
ング信号を発生させフリップフロ・ツブ回路の保持する
内容を更新しなければならない欠点がある。[Problems to be Solved by the Invention] The conventional subtraction circuit described above requires a 79117071 circuit to prevent oscillation in order to feed-patch the carry-out signal to the carry-in signal according to the result of the operation. However, there is a drawback that a timing signal must be generated in response to a change in the minuend or the subtrahend to update the contents held in the flip-flop circuit.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の減算回路は、被減数の真数と減数の１の補数を
入力とする第１の加算回路と、被減数の１の補数と減数
の真数を入力とする第２の加算回路と、前記第１．第２
の加算回路の出力を選択する選択回路とを備えている。The subtraction circuit of the present invention comprises: a first addition circuit that receives as input the true number of the minuend and the one's complement of the subtrahend; a second addition circuit that receives the one's complement of the minuend and the true number of the subtrahend; 1st. Second
and a selection circuit for selecting the output of the adder circuit.

〔実施例、１ 次に、本発明について第１図を参照して説明する。[Example, 1 Next, the present invention will be explained with reference to FIG.

第１図は本発明の減算回路の一実施例を示す回路図であ
る。FIG. 1 is a circuit diagram showing an embodiment of the subtraction circuit of the present invention.

第１図において、参照符号１．２，３．４は被減数入力
端子、５．６．７．８は減数入力端子、９．１０．１１
．１２．１．３．１４．１５．１６はインバーター回路
、１７はキャリーイン入力端子、１８．１９は４ビ・・
））・加算回路、２０．２１゜２２．２Ｂ、２４，２５
．２６．２７はアンド回路、２８，２９，３０．３１は
オア回路、３２゜３３．３４．３５は差の絶対値の出力
端子、６１゜６２はキャリーアウト信号を示し、アンド
回路２０、〜２３．’２４．〜２７及びオア回路２８．
〜３１で選択回路を形成している。In FIG. 1, reference numbers 1.2 and 3.4 are minuend input terminals, 5.6.7.8 is a subtrahend input terminal, and 9.10.11
．． 12.1.3.14.15.16 is an inverter circuit, 17 is a carry-in input terminal, 18.19 is a 4-bit...
))・Addition circuit, 20.21°22.2B, 24,25
．． 26.27 is an AND circuit, 28, 29, 30.31 is an OR circuit, 32° 33, 34, 35 is an output terminal for the absolute value of the difference, 61° 62 is a carry-out signal, AND circuits 20, 23 ．． '24. ~27 and OR circuit 28.
.about.31 form a selection circuit.

続いて本実施例の動作について説明する。Next, the operation of this embodiment will be explained.

被減数入力端子１．２．３．４に印加された２進値は、
４ビ・ソ■〜加算回路１８のＡ３．Ａ２゜Ａｔ、ＡＯ端
子には直接入力され、４ビツト加算回路１９のＡ３．Ａ
２．Ａ１．ＡＯ端子にはインバーター回路１３．１４．
１５．１６により１の補数に変換されて入力される。同
様に減数入力端子５．６．７．８に印加された２進値は
、４ビツト加算回路１９のＢ３．Ｂ２．Ｂ１．ＢＯ端子
には直接入力され、４ビ・ソト加算回路１８のＢ３゜Ｂ
２．Ｂ１．ＢＯ端子にはインバーター回路９゜ｔｏ、１
１．１２により１の補数に変換されて入力される　キャ
リーイン入力端子１７は論理°゛０”に固定される。The binary value applied to minuend input terminal 1.2.3.4 is
4B/S■~A3 of the adder circuit 18. A2°At is directly input to the AO terminal, and A3. A
2. A1. The AO terminal has an inverter circuit 13.14.
15.16, it is converted into a one's complement number and input. Similarly, the binary value applied to the subtraction input terminal 5.6.7.8 is applied to the B3. B2. B1. It is directly input to the BO terminal, and B3°B of the 4-bit soto adder circuit 18
2. B1. The inverter circuit 9°to, 1 is connected to the BO terminal.
The carry-in input terminal 17, which is converted into a one's complement number by 1.12 and inputted, is fixed at logic 0.

ここで、被減数入力端子１．２，３．４に印加される２
進値が減数入力端子５，６，７．８に印加される２進値
より小であるときは、４ピッＩ〜加算回路１８のＳ３．
Ｓ２．Ｓｔ、ＳＯ端子の出力には差の絶対値の１の補数
が得られ、キャリーアウト信号６１はそのＣ０ＵＴ端子
から出力されない。また、被減数入力端子１．２，３．
４に印加される２進値と減数入力端子５，６，７．８に
印加される２進値より大であるときは、４ビツト加算回
路１つの８３．Ｓ２．ＳＬ、Ｓｏ端子の出力には差の絶
対値の１の補数が得られ、そのＣ０ＵＴ端子からキャリ
ーアウト信号６２は出力されない。更に被減数入力端子
１，２，３．４に印加される２進値と′Ｊ！ｉ数入力端
子５．＋５．７．８に印加される２進値が等しいときは
、４ビツト加算回路１８．１９の出力にはいずれも差の
絶対値の１の補数が出力され、キャリーアウト信号６１
．６２はいずれも出力されない。Here, 2 applied to minuend input terminals 1.2, 3.4
When the decimal value is smaller than the binary value applied to the subtraction input terminals 5, 6, 7.8, 4 pips I to S3.
S2. The one's complement of the absolute value of the difference is obtained at the output of the St, SO terminals, and the carry-out signal 61 is not output from the C0UT terminal. Further, minuend input terminals 1, 2, 3.
When the binary value applied to 83.4 of one 4-bit adder circuit is greater than the binary value applied to subtraction input terminals 5, 6, 7.8. S2. The one's complement of the absolute value of the difference is obtained at the outputs of the SL and So terminals, and the carry-out signal 62 is not output from the C0UT terminal. Furthermore, the binary values applied to the minuend input terminals 1, 2, 3.4 and 'J! i number input terminal5. When the binary values applied to +5.
．． 62 are not output.

前記選択回路は、キャリーアウト信号６１が無ければ４
ビツト加算回路１８の出力の１の補数を選択し、またキ
ャリーアウト信号６２が無ければ４ビツト加算回路１９
の出力の１の補数を選択して差の絶対値の出力端子３２
．３３．３４．３５に出力する。更にキャリーアウト信
号６１．６２がいずれら出力されていなければ、４ビッ
ト加算回路１８．１９の出力の１の補数の論理和が出力
されるが、この場合においても差の絶対値が正しく出力
されている。The selection circuit selects 4 if there is no carry-out signal 61.
The 1's complement of the output of the bit adder 18 is selected, and if there is no carry-out signal 62, the 4-bit adder 19 is selected.
Select the one's complement of the output of the output terminal 32 of the absolute value of the difference.
．． Output on 33.34.35. Furthermore, if neither of the carry-out signals 61 and 62 is output, the logical sum of the one's complement of the outputs of the 4-bit adder circuits 18 and 19 is output, but even in this case, the absolute value of the difference is correctly output. ing.

以上説明したように本実施例では、被減数入力端子１，
２．３．４に印加された２進値と減数入内端子５．６，
７．８に印加された２進値との差の絶対値が、何らのタ
イミング制御を要せずに差の絶対値の出力端子３２．３
３，３４．３５に出力される。As explained above, in this embodiment, the minuend input terminal 1,
The binary value applied to 2.3.4 and the subtraction input terminal 5.6,
The absolute value of the difference with the binary value applied to 7.8 is output to the output terminal 32.3 of the absolute value of the difference without any timing control.
3, output on 34.35.

なお、本実施−例は被減数、減数がともに４ビツトの場
合を示したが、ビット数が本発明を限定するものでない
ことは自明である。Although this embodiment shows the case where both the minuend and the subtrahend are 4 bits, it is obvious that the number of bits does not limit the present invention.

［発明の効果〕 以上説明したように本発明は、第１．第２の加算回路と
それらの出力を選択する選択回路とを備えることにより
、何らのタイミング制御を必要とせずに被減数と減数と
の差の絶対値を得ることができる効果がある。[Effects of the Invention] As explained above, the present invention has the following advantages. By providing the second adder circuit and a selection circuit that selects their outputs, it is possible to obtain the absolute value of the difference between the minutand and the subtrahend without requiring any timing control.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の減算回路の一実施例を示す回路図、第
２図は従来の減算回路の一例を示す回路図である。 １．２，３．４．３７．３８．３９．４０・・・被減数
入力端子、５，６．７，８，４１．４２．４３．４４・
・・減数入力端子、９．１０，１１，１２゜１３、　１
４．　１５．　１６．　４５．４６，４７．　４８・・
・インバーター回路、１７・・・キャリーイン入力端子
、１８，１９．５０・・・４ビツト加算回路、５９．６
１．６２・・・キャリーアウト信号、２０，２１．２２
，２３．２４．２５，２６．２７・・・アンド回路、２
８，２９，３０．３１・・・オア回路、３２．３３．３
４，３５，５５．５６，５７．５８・・・差の絶対値の
出力端子、３６・・・タイミング信号印加端子、４９・
・・Ｄ形フリップフロップ回路、５１．５２．５３．５
４・・・エクスクル−シブノア回路、６０・・・キャリ
ーイン信号。 ＄　１　図FIG. 1 is a circuit diagram showing an embodiment of a subtraction circuit of the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional subtraction circuit. 1.2, 3.4.37.38.39.40... minuend input terminal, 5, 6.7, 8, 41.42.43.44...
... Subtraction input terminal, 9.10,11,12゜13, 1
4. 15. 16. 45.46,47. 48...
・Inverter circuit, 17... Carry-in input terminal, 18, 19.50... 4-bit addition circuit, 59.6
1.62... Carry-out signal, 20, 21.22
, 23.24.25, 26.27...AND circuit, 2
8,29,30.31...OR circuit, 32.33.3
4, 35, 55.56, 57.58... Output terminal for absolute value of difference, 36... Timing signal application terminal, 49.
・・D type flip-flop circuit, 51.52.53.5
4... Exclusive NOR circuit, 60... Carry-in signal. $1 Figure

Claims (1)

【特許請求の範囲】[Claims] 被減数の真数と減数の１の補数を入力とする第１の加算
回路と、被減数の１の補数と減数の真数を入力とする第
２の加算回路と、前記第１、第２の加算回路の出力を選
択する選択回路とを備えることを特徴とする減算回路。a first addition circuit that receives as input the true number of the minuend and the one's complement of the subtrahend; a second addition circuit that receives the one's complement of the minuend and the true number of the subtrahend; and the first and second addition circuits. A selection circuit for selecting an output of the circuit.