JPS62107525A - Frame data compression storage device - Google Patents

Abstract

PURPOSE:To quicken the transfer speed by holding an input data whose plural bits from the frame tentatively, detecting it that the stored data is all '0', executing the count by a detection output signal so as to compress the detection data thereby decreasing the storage data. CONSTITUTION:An all '0' data frame detection circuit 2 decides whether or not a data frame is all '0', and when the all '0' data exists, the detection circuit 2 brings the state of a '0' detection signal line 103 to '1..., causing a counter 3 to be counted up under the condition that the state of the '0' detection signal line 103 is logical '1'. Then a transmitted input data frame is stored in a latch circuit 1 and inputted to the detection circuit 2 via a latch output signal line 102, where whether or not all '0' exists is decided. When all '0' exists, the state of the '0' detection signal line 103 is brought into logical '1', and the counter 3 is counted up in this state and no input data is written in a storage section 6.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ圧縮装置に関し、特に情報処理装置にお
けるフレーム単位のデータ圧縮用記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a data compression device, and more particularly to a storage device for compressing data in frames in an information processing device.

（従来の技術） 従来のこの種の記憶装置では、送信されてきたデータを
そのまま書込んでいた。従って、記憶装置にはデータの
サイズに匹敵する大きさの容量が要求されていたため、
大規模なデータには大容量の記憶装置が要求されていた
。(Prior Art) In this type of conventional storage device, transmitted data is written as is. Therefore, storage devices were required to have a capacity comparable to the size of the data.
Large-scale data required large-capacity storage devices.

（発明が解決しようとする問題点） 一般的な情報処理システムにおいて０”データフレーム
の連続するケースが非常に多い傾向にあり、上述した従
来の記憶装置はこのような連続した′０”データフレー
ムンそのまま書込むため、記憶するデータ量が増加し、
データの転送に長時間馨要すると云う欠点がある。(Problem to be Solved by the Invention) In general information processing systems, cases of consecutive 0" data frames tend to occur very often, and the conventional storage device described above Since the data is written as is, the amount of data to be stored increases.
The drawback is that it takes a long time to transfer data.

本発明の目的は、複数ビットが１フレームである入力デ
ータを一時的に保持しておき、保持データがオール″″
０”であることン検出し、検出出力信号により計数を実
施してオール１０′のデータを圧縮することにより上記
欠点を除去し、データ転送を短時間で実行できるように
構成したフレームデータ圧縮記憶装置を提供することに
ある。An object of the present invention is to temporarily hold input data in which multiple bits constitute one frame, and to
Frame data compressed storage configured to remove the above drawback by detecting that the data is 0'', performing counting based on the detection output signal, and compressing all 10' data so that data transfer can be executed in a short time. The goal is to provide equipment.

（問題点を解決するための手段） 本発明によるフレームデータ圧縮記憶装置はラッチ回路
と、“０”検出回路と、計数器と、切替え／制御手段と
を具備して構成したものである。(Means for Solving the Problems) A frame data compression storage device according to the present invention includes a latch circuit, a "0" detection circuit, a counter, and switching/control means.

ラッチ回路は、複数ビットが１フレームである入力デー
タケ一時的に保持するためのものである。The latch circuit is used to temporarily hold input data consisting of one frame of multiple bits.

０”検出回路は、ラッチ回路の出力がオール“０＃であ
ることを検出するためのものである。The "0" detection circuit is for detecting that the output of the latch circuit is all "0#".

計数器は、“θ″検出回路の”ｏ”検出出力信号により
計数するためのものである。The counter is for counting based on the "o" detection output signal of the "θ" detection circuit.

切替え／制御手段は、連続したオール１ｏ”データが入
力した場合には計数器により連続するフレーム数ケ計数
し、オール＠ｏＩ′データフレームと計数器から出力さ
れる計数値とｙ、−ｉフレームとして書込むＩ゛うに制
御するためのものである。When continuous all 1o'' data is input, the switching/control means counts the number of consecutive frames by a counter, and divides the all @oI' data frame, the count value output from the counter, and the y, -i frame. This is to control writing as I.

（実　施　例） 次に、本発明について図面な参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第１図は、本発明によるフレームデータ圧縮記憶装置の
一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a frame data compression storage device according to the present invention.

第１図において本実施例は、記憶する１フレームが複数
ビット以上の入力データフレームをのせる入力データフ
レームバスエＯｆと、その入力データフレームヶ一時的
に保持するためのラッチ回路１と、ラッチ回ｊｌｌの出
カケ送出するラッチ出力信号線１０２と、ラッチ出力信
号線１０２上のデータがオール″０”であることを検出
するためのオール＠０”検出回ｊｌ？ｉ２ト、；ｔ　−
ル“０”検出回路２の出力乞送出するオール″′０＃検
出信号線１０３と、オール″′０＃検出信号線１０３に
より連続したオールａｌｏＪｌデータフレームの連続数
を計数するための計数器３と、計数器３から出力される
計数値を送出する計数値線−３＝ 号線１０４と、ラッチ出力信号（信号線１０２）と計数
値（信号線１０４）とを切換えて送出する書込みデータ
信号線１０６と、上記切替え出力を送出するための切替
え回Ｍ５と、切替え回路５に対してオール″′０＃検出
信号線１０３によジ切替え指示を送出するための制御回
路４と、信号線１０６上の書込みデータを記憶するため
の記憶部６とを具備して構成したものである。In FIG. 1, the present embodiment includes an input data frame bus On which carries an input data frame in which one frame to be stored has a plurality of bits or more, a latch circuit 1 for temporarily holding the input data frame, and a latch circuit 1 for temporarily holding the input data frame. The latch output signal line 102 that sends out the output of the times jll and the all @0" detection times jl?i2 to detect that the data on the latch output signal line 102 are all "0";
A counter 3 for counting the number of consecutive all aloJl data frames using the all''0# detection signal line 103 that outputs the output of the all '0' detection circuit 2 and the all''0# detection signal line 103. , a count value line -3 = line 104 that transmits the count value output from the counter 3, and a write data signal line that switches and transmits the latch output signal (signal line 102) and count value (signal line 104). 106, a switching circuit M5 for sending out the above-mentioned switching output, a control circuit 4 for sending a switching instruction to the switching circuit 5 through the all "'0# detection signal line 103, and a control circuit 4 on the signal line 106. The storage unit 6 is configured to include a storage unit 6 for storing write data.

第１図には記載されていないが、計数器３および制御回
路４を初期化するときには、計数器３および制御回路４
に対してリセット信号が供給さ扛る。Although not shown in FIG. 1, when the counter 3 and the control circuit 4 are initialized, the counter 3 and the control circuit 4 are
A reset signal is supplied to the terminal.

データを曹込む場合には、あらかじめ計数器３および制
御回路４はリセット信号により初期化さ扛、切替え回路
５は制御回路４から信号線１０５に供給される切替え指
示信号によリランチ出力信号（信号線１０２）ン選択す
るようにしておく。When saving data, the counter 3 and the control circuit 4 are initialized in advance by a reset signal, and the switching circuit 5 receives a rerun output signal (signal Line 102) is selected.

入力データフレームは入力データフレームパス１０１に
のせられてラッチ回路ｌに格納され、最初にラッチ回路
１に格納さ彊、たデータフレームはラッチ出力信号線１
０２と、切替え回路５とを介して記憶部６に書込まれる
。同時に、ラッチ出力信号は信号線１０２ケ介してオー
ル“０”データフレーム＠出回路２に入力さｎ１オ一ル
″″０″データフレーム検出回路２は、該当データフレ
ームがオール″′０”であるが否かを判定する。このと
き、そのデータフレームがオール″０”データであると
、オール″０”データフレー・ム検出回路２はｕθ″検
出信号線１０３の状態ｔ″″１＃にする。計数器３は、
０”検出信号線１０３上の状態が″　１”の条件のもと
てカウントアツプする。The input data frame is placed on the input data frame path 101 and stored in the latch circuit l.
02 and the switching circuit 5 to the storage unit 6. At the same time, the latch output signal is input to the all "0" data frame @output circuit 2 via 102 signal lines. At this time, if the data frame is all "0" data, the all "0" data frame detection circuit 2 changes the state of the uθ" detection signal line 103 to t""1#. do. Counter 3 is
0" The count is increased under the condition that the state on the detection signal line 103 is "1".

次に、送られてきた入力データフレームはラーツチ回路
１に格納され、ラッチ出力信号線１０２を介してオール
″″０″検出回路２へ入力され、オール“ＯＩ′検出回
路２はオール″０”であるか否かン判定する。もし、オ
ール＠０＃であると上記と同様に０”検出信号線１０３
の状態が″　ｌ＃となる。このとき、計数器３はカウン
トアップさ扛、入力データは記憶部６には書込まｎない
。このようにして、オール１０”データが連続している
ときには、２番目以降のオール“０”データが記憶部６
に曹込れず、計数器３によって計数が行われるのみであ
る。Next, the sent input data frame is stored in the latch circuit 1 and input to the all "0" detection circuit 2 via the latch output signal line 102, and the all "OI" detection circuit 2 outputs all "0". It is determined whether or not. If all @0#, 0" detection signal line 103 as above
The state becomes "l#". At this time, the counter 3 counts up and the input data is not written to the storage section 6. In this way, when all 10" data are continuous, The second and subsequent all “0” data are stored in storage unit 6.
The counter 3 only performs counting without adding any additional information.

その後、オール１′０＃データフレーム以外のデータフ
レームが入力されると、オール１０”検出回路２は“０
”検出信号線１０３の状態を０″にする。この出力によ
り、制御回路４は切替え回Ｍｌ’計数器３の出力である
計数値信号線１０４の側に切替え、記憶部６に計数値ン
書込む。After that, when a data frame other than the all 1'0# data frame is input, the "all 10" detection circuit 2 outputs "0".
"The state of the detection signal line 103 is set to 0". This output causes the control circuit 4 to switch to the count value signal line 104, which is the output of the switching circuit Ml' counter 3, and write the count value in the storage section 6.

次に、切替え回路５をラッチ出力信号線１０２に切替え
、ラッチ出力を記憶部６に書込む。また、通常のオール
″ＩＯ＃以外のデータフレームが連続して入力されたと
きには、切替え回路５はラッチ出力信号線１０２を選択
しており、ラッチ出力を記憶部６に曹込む。Next, the switching circuit 5 is switched to the latch output signal line 102, and the latch output is written into the storage section 6. Further, when data frames other than the normal all "IO#" are continuously input, the switching circuit 5 selects the latch output signal line 102 and stores the latch output in the storage section 6.

第２図は、入力データフレームと記憶回路６に書込まれ
るデータフレームとの関係を示した説明図であり、オー
ル“０”データフレームが連続した場合には斯かるデー
タフレームが圧縮される。FIG. 2 is an explanatory diagram showing the relationship between an input data frame and a data frame written to the storage circuit 6. When all "0" data frames are consecutive, such data frames are compressed.

（発明の効果） 本発明は以上説明したように、複数ビットが１フレーム
である入力データを一時的に保持しておき、保持データ
がオール“０”であることを検出し、検出出力信号によ
り計数を実施してオール′″０”のデータケ圧縮するこ
とにより、記憶データが削減され、転送速度ンあげるこ
とができると云う効果がある。(Effects of the Invention) As explained above, the present invention temporarily holds input data in which multiple bits constitute one frame, detects that the held data is all "0", and uses the detection output signal to detect that the held data is all "0". By performing counting and compressing all ``0'' data, the amount of stored data can be reduced and the transfer speed can be increased.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明によるフレームデータ圧縮記憶装置の
一実施例馨示すブロック図である。 第２図は、第１図に示す実施例に供給さｎる入力データ
、および入力データに対応して圧縮された豊込みデータ
の一例を示す説明図である。 １…ラッチ回路 ２・・・オール１０”データ検出回路 ３・・・計数器　　　　４・・・制御回路５・・・切替
え回路　　　　６・・・記憶部１０１〜１０６・・・信
号線FIG. 1 is a block diagram showing an embodiment of a frame data compression storage device according to the present invention. FIG. 2 is an explanatory diagram showing an example of input data supplied to the embodiment shown in FIG. 1 and enrichment data compressed corresponding to the input data. 1...Latch circuit 2...All 10" data detection circuit 3...Counter 4...Control circuit 5...Switching circuit 6...Storage section 101-106...Signal line

Claims (1)

【特許請求の範囲】[Claims] 複数ビットが１フレームである入力データを一時的に保
持するためのラッチ回路と、前記ラッチ回路の出力がオ
ール“０”であることを検出するための“０”検出回路
と、前記“０”検出回路の“０”検出出力信号により計
数するための計数器と、連続したオール“０”データが
入力した場合には前記計数器により前記連続するフレー
ム数を計数し、オール“０”データフレームと前記計数
器から出力される計数値とを１フレームとして書込むよ
うに制御するための切替え／制御手段とを具備して構成
したことを特徴とするフレームデータ圧縮記憶装置。a latch circuit for temporarily holding input data in which a plurality of bits constitute one frame; a "0" detection circuit for detecting that the output of the latch circuit is all "0"; and the "0" A counter for counting based on the "0" detection output signal of the detection circuit, and when continuous all "0" data is input, the counter counts the number of consecutive frames, and the all "0" data frame is counted by the counter. 1. A frame data compression storage device comprising: a switching/control means for controlling writing of a count value outputted from the counter as one frame; and a count value outputted from the counter.