JPS62100824A - Clock phase controller for lsi - Google Patents

Abstract

PURPOSE:To produce easily the timing to latch the address signal by producing a clock having an optional delay from the input clock at the inside of an LSi. CONSTITUTION:The clock signals produced from a clock generating circuit 1 set outside an LSi are supplied to a delay circuit 7-1 among those delay circuits 7-1-7-n set inside the LSi and also to a selector 9 via a clock terminal 2. The output of a register 8 of (n+1) bits is supplied to the selector 9 and selected there according to the value of the register 8. The output of the selector 9 is turned into the latch signal of an address latch circuit 6 via a delay output terminal 10. Thus the address signal can be latched correctly regardless of the waveform of the clock generated from the circuit 1.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は同期バスを有するＬＳｌのクロック位相制御装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a clock phase control device for an LSI with a synchronous bus.

従来の技術 従来、ＬＳｉから出力される同期バス信号をランチする
タイミング全生成すること全目的としてＬＳｉ内部でク
ロック位相を制御した例はない。2. Description of the Related Art Conventionally, there has been no example in which the clock phase was controlled within an LSi for the sole purpose of generating the launch timing of a synchronous bus signal output from an LSi.

そのため同期バス信号をクロックの立下りエツジでラッ
チすることがある。その例として次の文献を挙げること
ができる。「３２ビツト・マイクロプロセッサ応用シス
テムの標準バスが出そろう」、日経エレクトロニクス１
９８４年９月２４日号ＰＰ２２３−２４００ 第３図は、従来の同期バスのアドレス信号ラッチ装置の
構成図である。１はＬＳｉへの入カクロンクを発生する
クロック発生回路、２はＬＳｉの入力クロック端子、３
はＬＳｉの同期バスへの出力アドレスを発生するアドレ
ス発生回路、４ばＬＳｉの出力アドレス端子、６はクロ
ック発生回路１より出力されるクロックの論理レベルを
反転サセルインバータ、６はインバータ６の出力の立上
りエツジでＬＳｉの出力アドレス端子４から出力される
アドレス信号をラッチするアドレスラッチ回路である。Therefore, the synchronous bus signal may be latched at the falling edge of the clock. The following literature can be cited as an example. “Standard buses for 32-bit microprocessor application systems will be available”, Nikkei Electronics 1
September 24, 1998, issue PP223-2400 FIG. 3 is a block diagram of a conventional synchronous bus address signal latch device. 1 is a clock generation circuit that generates an input clock to the LSi, 2 is an input clock terminal of the LSi, 3
4 is an address generation circuit that generates an output address to the synchronous bus of the LSi, 4 is an output address terminal of the LSi, 6 is a sacell inverter that inverts the logic level of the clock output from the clock generation circuit 1, and 6 is an output of the inverter 6. This is an address latch circuit that latches the address signal output from the output address terminal 4 of the LSi at the rising edge.

以上の構成において、ＬＳｉ内部のアドレス発生回路３
で発生されたアドレス信号は出力アドレス端子を通って
アドレスランチ回路６へ供給される。アドレスラッチ回
路６では、クロック発生回路１で発生されたクロックを
インバータ６により論理レベルを反転させた信号の立上
りエツジでアドレス信号をラッチする。第４図に、アド
レスラッチタイミング図を示す。In the above configuration, the address generation circuit 3 inside the LSi
The address signal generated in is supplied to the address launch circuit 6 through the output address terminal. The address latch circuit 6 latches the address signal at the rising edge of a signal obtained by inverting the logic level of the clock generated by the clock generation circuit 1 by the inverter 6. FIG. 4 shows an address latch timing diagram.

発明が解決しようとする問題点 しかしながらこのような構成では、クロック発生回路１
で発生されるクロックの１Ｈ″レベル時間と“Ｌ”レベ
ル時間比により立下りエツジ位置が変動し、アドレスラ
ッチ回路６でアドレス信号がラッチされるタイミングも
変動する。さらて、ＬＳｉ内部信号遅延と外部信号遅延
の温度特性が異なるだめ、ＬＳｉからのアドレス出力タ
イミングは入力クロックに対して変動する。第４図に示
すアドレスラッチタイミング図で、温度変動によるｔで
の変動全確実に把握した上で入力クロック波形のＨレベ
ル時間１．とＬレベル時間ｔｂ　ｋ規定する必要があゆ
、クロック波形の自由度を大きく阻害するという問題点
を有していた。特に、高速クロｙりを用いる場合には、
クロック周期に対してｔ丁の変動が大きく入力クロック
の立下りではアドレス信号が確定していないこともあり
、アドレスランチタイミングを別に作り出す必要も生じ
てくるため、同期バスの高速転送を実現する上で大きな
問題点となっていた。Problems to be Solved by the Invention However, in such a configuration, the clock generation circuit 1
The falling edge position changes depending on the ratio of the 1H'' level time and the "L" level time of the clock generated by the clock, and the timing at which the address signal is latched by the address latch circuit 6 also changes.Furthermore, the LSi internal signal delay and Because the temperature characteristics of external signal delays differ, the address output timing from the LSi varies with respect to the input clock.In the address latch timing diagram shown in Figure 4, it is necessary to fully understand the variation in t due to temperature variation. It is necessary to specify the H level time 1. and the L level time tbk of the input clock waveform, which has the problem of greatly inhibiting the degree of freedom of the clock waveform.Especially when using high-speed clocking, ,
There is a large variation in t with respect to the clock cycle, and the address signal may not be fixed at the falling edge of the input clock, making it necessary to create a separate address launch timing. It was a big problem.

本発明は前記問題点に鑑み、入力クロック波形に依存せ
ず、高速な同期バス転送においても確実にアドレス信号
をラッチすることができるＬＳｉのクロック位相制御装
置を提供することを目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, an object of the present invention is to provide an LSi clock phase control device that can reliably latch an address signal even in high-speed synchronous bus transfer without depending on the input clock waveform.

問題点を解決するための手段 本発明は、ＬＳｉのクロック入力端子より入力されるク
ロック信号に縦続接続されるｎ個の遅延回路と、（ｎ＋
１）ビットのレジスタと、ＬＳｉへの入力クロック信号
およびｎ個の遅延回路の各出力の合計（ｎ＋１）本の遅
延クロック信号と（ｎ＋１）ビットのレジスタ出力を入
力として１本の遅延クロｙり信号のみ全出力する選択器
とを具備するＬＳｉのクロック位相制御装置である。Means for Solving the Problems The present invention provides n delay circuits connected in cascade to a clock signal input from a clock input terminal of an LSi, and (n+
1) A total of (n+1) delayed clock signals of a bit register, an input clock signal to the LSi, and each output of n delay circuits, and a (n+1) bit register output are input, and one delayed clock signal is input. This is an LSi clock phase control device equipped with a selector that outputs only all signals.

作用 本発明はこのような構成により、入力クロックに対して
任意の遅延をもつクロック出力を、（ｎ＋１）ビア）の
レジスタに設定する値によゆ選択することができる。従
って、ＬＳｉ外部のアドレスランチ回路に対するラッチ
タイミングを任意に選択することができる。Operation According to the present invention, with such a configuration, a clock output having an arbitrary delay with respect to the input clock can be selected according to the value set in the register ((n+1) via). Therefore, the latch timing for the address launch circuit outside the LSi can be arbitrarily selected.

実施例 第１図は本発明の一実施例におけるＬＳｉのクロック位
相制御装置の構成図である。１はクロック発生回路、２
はＬＳｉの入力クロック端子、３はアドレス発生回路、
４はＬＳｉの出力アドレス端子、６はアドレスラッチ回
路で、以上は第３図の構成と同じものである。７−１〜
７−ｎはｎ個の遅延回路、８は（ｎ＋１）ビットのレジ
スタ、９は入力クロック端子２より入力されるクロック
および遅延回路子−１〜７−ｎの出力をレジスタ８の値
により選択出力する選択器、１０は選択器９により選択
された遅延クロックｆ　Ｌ　Ｓ　ｉ外部へ出力する遅延
クロック出力端子である。Embodiment FIG. 1 is a block diagram of an LSi clock phase control device in an embodiment of the present invention. 1 is a clock generation circuit, 2
is the LSi input clock terminal, 3 is the address generation circuit,
4 is an output address terminal of the LSi, and 6 is an address latch circuit, which is the same as the configuration shown in FIG. 3. 7-1～
7-n is n delay circuits, 8 is a (n+1) bit register, and 9 is a clock input from input clock terminal 2 and the output of delay circuits -1 to 7-n is selected and outputted by the value of register 8. A selector 10 is a delay clock output terminal for outputting the delayed clock f L Si selected by the selector 9 to the outside.

以上のように構成された本実施例の動作全以下に説明す
る。選択器９ば、入力クロック端子２より入力されるク
ロックおよび遅延回路７−１〜７−ｎの出力をレジスタ
８の値に応じて選択出力する。The entire operation of this embodiment configured as above will be explained below. The selector 9 selects and outputs the clock input from the input clock terminal 2 and the outputs of the delay circuits 7-1 to 7-n according to the value of the register 8.

従って、入力クロック端子の遅延をｄ工８、遅延クロッ
ク出力端子の遅延をｄＱｕ丁、遅延回路７−１〜７−Ｈ
の各遅延ｉｄとすると、クロック発生回路１より出力さ
れるＬＳｉへの入力クロックと遅延クロック出力端子よ
り出力されるＬＳｉからの出力クロックとの間の遅延り
は、 Ｄ＝ｄ４Ｎ＋ｄｏｕ、　＋ｄ−ｉ（ｉ＝ｏ　、１．−、
　ｎ）となる。レジスタ８は、上記の式中の１の値を与
える。第２図に本実施例におけるアドレスラッチタイミ
ング図を示す。ＬＳｉへの入力クロックに対する出力ク
ロックの遅延Ｄｉ適当に設定すれば、クロック発生回路
１で発生されるクロックの波形に関係なくアドレス信号
を正しくラッチできる。Therefore, the delay of the input clock terminal is d 8, the delay of the delayed clock output terminal is dQu, and the delay circuits 7-1 to 7-H
For each delay id, the delay between the input clock to the LSi output from the clock generation circuit 1 and the output clock from the LSi output from the delayed clock output terminal is D=d4N+dou, +d−i( i=o, 1.-,
n). Register 8 provides the value of 1 in the above equation. FIG. 2 shows an address latch timing diagram in this embodiment. If the delay Di of the output clock with respect to the input clock to the LSi is appropriately set, the address signal can be correctly latched regardless of the waveform of the clock generated by the clock generation circuit 1.

また、アドレス出力タイミングの変動を丁が温度により
影響を受けるが、遅延クロックの遅延りもｔ工と同じ傾
向で変動するため、レジスタ８による遅延りの設定は困
難ではない。Further, although the fluctuation of the address output timing is affected by temperature, the delay of the delay clock also fluctuates in the same manner as the delay clock, so it is not difficult to set the delay using the register 8.

以上のように、本実施例によれば遅延回路７−１〜７−
ｎ全周いた入力クロックの遅延量をレジスタ８により選
択制御することにより、ＬＳｉ外部でのアドレスラッチ
回路６でのアドレスラッチタイミングに入力クロック波
形に関係なく作り出すことができる。As described above, according to this embodiment, the delay circuits 7-1 to 7-
By selectively controlling the delay amount of the input clock that lasts n full cycles using the register 8, the address latch timing in the address latch circuit 6 outside the LSi can be created regardless of the input clock waveform.

発明の詳細 な説明したように、本発明によれば、回路修正のできな
い、あるいは非常に困難なＬＳｉにおいて、入力クロッ
クから任意の遅延量もつクロックを生成することができ
る。特に、同期バスで１クロック分しか出力されないア
ドレス信号をラッチするタイミング全生成することが容
易になり、高速転送を行うためにクロック周期が短くな
っても入力クロック波形に対する自由度を大きく保てた
り、温度変動に対する余裕を大きく保つことができると
いう点でシステム設計が容易になる。高速な同期バス転
送全行うＬＳｉがますます数多く開発される今後、本発
明の実用的効果は大きい０As described in detail, according to the present invention, a clock having an arbitrary amount of delay can be generated from an input clock in an LSi in which circuit modification is impossible or extremely difficult. In particular, it has become easier to generate all the timing to latch the address signal, which is output for only one clock on the synchronous bus, and it has become possible to maintain a greater degree of freedom regarding the input clock waveform even if the clock cycle has become shorter to perform high-speed transfer. , system design is facilitated in that a large margin for temperature fluctuations can be maintained. In the future, as more and more LSis that perform all high-speed synchronous bus transfers are developed, the practical effects of the present invention will be significant.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例におけるＬＳｉのクロック位
相制御装置の構成図、第２図は同実施例におけるアドレ
スラッチタイミング図、第３図は従来の同期バスのアド
レス信号ラッチ装置の構成図、第４図は第３図の構成に
よるアドレスランチタイミング図である。 ２・・・・・ＬＳｉのクロック入力端子、了−１〜７−
ｎ・・・・−・遅延回路、８・・・・・・（ｎ＋１　）
ビットのレジスタ、９・・・・・・選択器、１０・・・
・・・遅延クロック出力端子。 代理人の氏名　弁理士　中　尾　敏　男を註）１名第１
図 第２図FIG. 1 is a configuration diagram of an LSi clock phase control device in an embodiment of the present invention, FIG. 2 is an address latch timing diagram in the same embodiment, and FIG. 3 is a configuration diagram of a conventional synchronous bus address signal latch device. , FIG. 4 is an address launch timing diagram according to the configuration of FIG. 3. 2...LSi clock input terminal, END-1 to 7-
n・・・・・・Delay circuit, 8・・・・・・(n+1)
Bit register, 9...Selector, 10...
...Delayed clock output terminal. Name of agent: Patent attorney Satoshi Nakao (note male) 1 person No. 1
Figure 2

Claims (1)

【特許請求の範囲】[Claims] ＬＳｉのクロック入力端子と、前記クロック入力端子よ
り入力されるクロック信号に縦続接続されるｎ個の遅延
回路と、前記遅延回路数より１だけ多いビット数をもつ
レジスタと、前記クロック入力端子より入力されるクロ
ック信号および前記ｎ個の遅延回路の各出力の合計（ｎ
＋１）本の遅延クロック信号と前記レジスタの各ビット
出力を入力とし１本の遅延クロック信号のみを出力する
選択器と、前記選択器出力をＬＳｉ外部へ出力する遅延
クロック出力端子とを具備することを特徴とするＬＳｉ
のクロック位相制御装置。A clock input terminal of the LSi, n delay circuits connected in cascade to the clock signal input from the clock input terminal, a register having a number of bits that is 1 more than the number of delay circuits, and a clock signal input from the clock input terminal. The sum (n
+1) A selector that receives the delayed clock signals and each bit output of the register and outputs only one delayed clock signal, and a delayed clock output terminal that outputs the output of the selector to the outside of the LSi. LSi featuring
clock phase control device.